JPS6376441A - 半導体装置 - Google Patents
半導体装置Info
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- JPS6376441A JPS6376441A JP22109786A JP22109786A JPS6376441A JP S6376441 A JPS6376441 A JP S6376441A JP 22109786 A JP22109786 A JP 22109786A JP 22109786 A JP22109786 A JP 22109786A JP S6376441 A JPS6376441 A JP S6376441A
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- electrode
- film
- chip
- silicon element
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- Pending
Links
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- 229910052710 silicon Inorganic materials 0.000 claims abstract description 15
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Landscapes
- Formation Of Insulating Films (AREA)
- Local Oxidation Of Silicon (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に於けるシリコン素子チップの製造
に関し特に、シリコン素子チップの表面パフシベーシ曹
ンの構造及びその製法に関するものである。
に関し特に、シリコン素子チップの表面パフシベーシ曹
ンの構造及びその製法に関するものである。
従来、半導体装置に於けるチップ表面パッジベージｌン
として、その目的は次の様に考えられている。■特に微
細電極を有するチップで製造工程中に於ける′Ｉｔ極の
キズ、汚れ等による特性不良を防止する。■電極の湿気
に対する腐食防止、即ち耐湿性の向上を計る。等が表面
バッジページｌンの主な目的である。■の微細電極に於
けるキズ、汚れ防止対策としては、電極形成後比較的低
温で、ＣＶＤ８１０ｇにより極＜薄＜パッジページ薦ン
を施していた。最近二ニーメディア市場の拡大と共に高
速素子である超高周波のＴＲ及びＩＣｏ需要が高まシ微
ｍ電極を有するシリコンデバイスが東に微細化へと進ん
でいる状況にある。又ニー−メディア市場と言っても民
生市場であるため比較的安価に製造可能なプ２ステック
パッケージが主となる。従って要求される信頼度を確保
するためには、■の耐湿性に於けるパッケージの不利な
点をチップの表面のバッジベージ嘗ンを工夫することよ
シ違し得なければならない。一般に超高速素子になると
電極間隔が超微細化となシ、アルミニウムの材料では加
工が困難となシ、比較的加工の容易な金が用いられる。
として、その目的は次の様に考えられている。■特に微
細電極を有するチップで製造工程中に於ける′Ｉｔ極の
キズ、汚れ等による特性不良を防止する。■電極の湿気
に対する腐食防止、即ち耐湿性の向上を計る。等が表面
バッジページｌンの主な目的である。■の微細電極に於
けるキズ、汚れ防止対策としては、電極形成後比較的低
温で、ＣＶＤ８１０ｇにより極＜薄＜パッジページ薦ン
を施していた。最近二ニーメディア市場の拡大と共に高
速素子である超高周波のＴＲ及びＩＣｏ需要が高まシ微
ｍ電極を有するシリコンデバイスが東に微細化へと進ん
でいる状況にある。又ニー−メディア市場と言っても民
生市場であるため比較的安価に製造可能なプ２ステック
パッケージが主となる。従って要求される信頼度を確保
するためには、■の耐湿性に於けるパッケージの不利な
点をチップの表面のバッジベージ嘗ンを工夫することよ
シ違し得なければならない。一般に超高速素子になると
電極間隔が超微細化となシ、アルミニウムの材料では加
工が困難となシ、比較的加工の容易な金が用いられる。
上述した様に、この様な超冒速素子で、従来の表面のパ
ッジベージ１ンでは、樹脂封止型パッケージに於て、デ
バイスの実装時に半田熱ストレスによってチップ表面パ
ッジベージ１ン膜にクラックが生じ、電極と樹脂との間
に隙間が発生し、外部雰囲気が樹脂とり一ド７レーム又
はリード結線である金細線との隙間から侵入する。外部
雰囲気が金属を溶かず酸性の湿気の場合には、リードフ
レームのメッキ材例えばＰｂ 、 Ｓｎ 、 Ａｇ 、
Ｃｎ等を溶解しチップ表面まで侵入し、金電極上にこ
れらの金属が異物となって析出する従って、超高速素子
は電極間隔が極めて狭いために異物はブリッジを作シ易
く、チップに重大な欠陥をもたらすと言う欠点があった
。
ッジベージ１ンでは、樹脂封止型パッケージに於て、デ
バイスの実装時に半田熱ストレスによってチップ表面パ
ッジベージ１ン膜にクラックが生じ、電極と樹脂との間
に隙間が発生し、外部雰囲気が樹脂とり一ド７レーム又
はリード結線である金細線との隙間から侵入する。外部
雰囲気が金属を溶かず酸性の湿気の場合には、リードフ
レームのメッキ材例えばＰｂ 、 Ｓｎ 、 Ａｇ 、
Ｃｎ等を溶解しチップ表面まで侵入し、金電極上にこ
れらの金属が異物となって析出する従って、超高速素子
は電極間隔が極めて狭いために異物はブリッジを作シ易
く、チップに重大な欠陥をもたらすと言う欠点があった
。
上述した従来のチップ表面パッジページ１ンの膜Ｎは電
極膜厚Ｘ（０，２〜０．３）に対し、本発明に於ては、
！極捩厚×０．９以上と厚く機械的強度が飛躍的に向上
しその効果は大きい。
極膜厚Ｘ（０，２〜０．３）に対し、本発明に於ては、
！極捩厚×０．９以上と厚く機械的強度が飛躍的に向上
しその効果は大きい。
本発明の超高速素子である半導体装置に於けるシリコン
素子チップの表面パッシベーションの構造は、前記した
従来の方法の不具合な点を改良するためにある。本発明
のシリコン素子チップの表面バッジベージｌンの構造は
ＣＶＤ５ｉＯ！を電極上（生成させる場合に、電極膜厚
に対しＣＶＤ５ｔ（ｈ膜厚を適当な膜厚比に選ぶことに
よシミ極へのカバレージが良くなシ膜自身が機械的なス
トレスに対し飛躍的に強くなる。即ち電極膜厚に対し、
ＣＶＤＳｉＯ２の膜厚を電極膜厚×０．９以上あれば検
討の結果問題ないことが判明した。又、ＣＶＤ５ｉ（ｈ
の代りに７’ニア、（マｃＶＤｓｉＮ ｆ用いても
よい。更にＣＶ Ｄ ５ｔ（ｈとプラズマＣＶＤを二重
に重ねて付着してもよい。しかしいずれもトータル膜厚
は電極膜厚×０．９以上なければパッジベージ冒ン膜の
クラックに対する強度は保障されず、不具合を解決出来
ない。
素子チップの表面パッシベーションの構造は、前記した
従来の方法の不具合な点を改良するためにある。本発明
のシリコン素子チップの表面バッジベージｌンの構造は
ＣＶＤ５ｉＯ！を電極上（生成させる場合に、電極膜厚
に対しＣＶＤ５ｔ（ｈ膜厚を適当な膜厚比に選ぶことに
よシミ極へのカバレージが良くなシ膜自身が機械的なス
トレスに対し飛躍的に強くなる。即ち電極膜厚に対し、
ＣＶＤＳｉＯ２の膜厚を電極膜厚×０．９以上あれば検
討の結果問題ないことが判明した。又、ＣＶＤ５ｉ（ｈ
の代りに７’ニア、（マｃＶＤｓｉＮ ｆ用いても
よい。更にＣＶ Ｄ ５ｔ（ｈとプラズマＣＶＤを二重
に重ねて付着してもよい。しかしいずれもトータル膜厚
は電極膜厚×０．９以上なければパッジベージ冒ン膜の
クラックに対する強度は保障されず、不具合を解決出来
ない。
次に本発明について第１図かな第３図を参照して説明す
る。
る。
第１図は本発明の実施例のシリコン素子チップ表面のパ
ッジベージ曹ン構造の断面図である。コレクタ領域１に
ベース領域２及びエミッタ領域３を形成した後Ｔｉ−Ｒ
ｔ−Ａｕによシエミッタ電極４、ベース電極５、を形成
する。しかる後に電極膜厚×０．９以上のＣＶＤ５ｉ（
ｈパッジベージ箇ン膜、又はプラズマＣＶＤ５ｉＮ展６
を付着しチップ表面ヲパッシベーシ曹ンスル。
ッジベージ曹ン構造の断面図である。コレクタ領域１に
ベース領域２及びエミッタ領域３を形成した後Ｔｉ−Ｒ
ｔ−Ａｕによシエミッタ電極４、ベース電極５、を形成
する。しかる後に電極膜厚×０．９以上のＣＶＤ５ｉ（
ｈパッジベージ箇ン膜、又はプラズマＣＶＤ５ｉＮ展６
を付着しチップ表面ヲパッシベーシ曹ンスル。
第２図は本発明の実施例２のシリコン素子チップ表面の
パッジページ１ン構造の断面図である。
パッジページ１ン構造の断面図である。
コレクタ領域１にベース領域２及びエミッタ領域３を形
成した後Ｔｉ−Ｐｔ−ＡｕＫよシエミッタ電極４、ベー
ス電極５′ｆｔ形成する。しかる後にＣＶＤ５ｉＱ＊
７を付着し、次にプラズマｃＶＤｓｉＮＥ１８を付着し
、トータル膜厚を電極膜厚Ｘ０．９以上に形成する。
成した後Ｔｉ−Ｐｔ−ＡｕＫよシエミッタ電極４、ベー
ス電極５′ｆｔ形成する。しかる後にＣＶＤ５ｉＱ＊
７を付着し、次にプラズマｃＶＤｓｉＮＥ１８を付着し
、トータル膜厚を電極膜厚Ｘ０．９以上に形成する。
第３図は、従来のシリコン素子チップ表面のパッジベー
ジ１ン構造の断面図である。コレクタ領域ｌにベース領
域２及びエミッタ領域３を形成した後Ｔｉ−Ｐｔ−Ａｕ
によシエミッタ電極４、ベース電極５を形成する。しか
る後に電極膜厚Ｘ（０，２〜０．３ ） ｏＣＶＤ Ｓ
ｉＯｘ又はプラズマＣＶＤ５ｉＮ展６を付着し、チップ
表面をパッジページ璽ンしていた。
ジ１ン構造の断面図である。コレクタ領域ｌにベース領
域２及びエミッタ領域３を形成した後Ｔｉ−Ｐｔ−Ａｕ
によシエミッタ電極４、ベース電極５を形成する。しか
る後に電極膜厚Ｘ（０，２〜０．３ ） ｏＣＶＤ Ｓ
ｉＯｘ又はプラズマＣＶＤ５ｉＮ展６を付着し、チップ
表面をパッジページ璽ンしていた。
第２図は本発明の実施例２のチップ表面パッジページ１
ン構造の断面図である。パッジベージ１ン膜としてＣＶ
Ｄ５ｉＯｚ膜７及びプラズマＣＶＤ５ｉＮ膜７の二重構
造とし、トータル膜厚を電極膜厚×０．９以上とする。
ン構造の断面図である。パッジベージ１ン膜としてＣＶ
Ｄ５ｉＯｚ膜７及びプラズマＣＶＤ５ｉＮ膜７の二重構
造とし、トータル膜厚を電極膜厚×０．９以上とする。
この実施例ではＣＶＤ５ｉＯｚ 膜の上によりパッジベ
ージ１ン効果の大きいプラズマＣＶＤ５ｉＮ を付着さ
せるため、外部雰囲気からの金属イオン、Ｃ１イオン等
に対しよシ効果あるパッシベーションが可能な利点があ
る。
ージ１ン効果の大きいプラズマＣＶＤ５ｉＮ を付着さ
せるため、外部雰囲気からの金属イオン、Ｃ１イオン等
に対しよシ効果あるパッシベーションが可能な利点があ
る。
以上説明した様に本発明は、シリコン素子チップ表面の
パッシベーション膜厚を電極膜厚×０．９以上の厚さに
することにより、樹脂封止型パッケージに収納された半
導体装置は、実装時に於ける半田熱ストレスによりてチ
ップ表面のパッジベージ冒ン膜にクラックが生じないこ
とが確認された。
パッシベーション膜厚を電極膜厚×０．９以上の厚さに
することにより、樹脂封止型パッケージに収納された半
導体装置は、実装時に於ける半田熱ストレスによりてチ
ップ表面のパッジベージ冒ン膜にクラックが生じないこ
とが確認された。
即ち半田熱試験を実施した結果従来仕様では２４０℃秒
間の半田浸積でバッジページ曹ン膜にクラックが発生し
たのに対し、本発明の構造では３００℃、１０秒間まで
クラックの発生が認められなかった。従って、本発明に
於ては電極への異物付着はなくなシ、チップへの重大欠
陥をもたらす欠点を解決出来る効果があり、有効な手段
である。
間の半田浸積でバッジページ曹ン膜にクラックが発生し
たのに対し、本発明の構造では３００℃、１０秒間まで
クラックの発生が認められなかった。従って、本発明に
於ては電極への異物付着はなくなシ、チップへの重大欠
陥をもたらす欠点を解決出来る効果があり、有効な手段
である。
第１図は本発明の実施例１のシリコン素子チップ表面バ
ッジページ１ノ構造の断面図、第２図は本発明の実施例
２のシリコン素子チップ表面パッジベージＷ７ｍ造の断
面図、第３図は従来のシリコン素子チップ表面パッジベ
ージ曹ン構造の断面図である。 １・・・・・・コレクタ領域、２・・・・・・ベース領
域、３・・・・・・エミッタ領域、４・・・・・・エミ
ッタ電極、５・・・・・・ベース電極、６−・−・ＣＶ
Ｄ ５ｉｎｓ 又ｉフ？ ツー＝ｒ ＣＶＤ５ｉＮ膜
、７・・・・・・ＣＶＤ５ｉＯｚ膜、８・・・・・・プ
ラノ−ｒ ＣＶ Ｄ Ｓ ｉ Ｎ ｇ。
ッジページ１ノ構造の断面図、第２図は本発明の実施例
２のシリコン素子チップ表面パッジベージＷ７ｍ造の断
面図、第３図は従来のシリコン素子チップ表面パッジベ
ージ曹ン構造の断面図である。 １・・・・・・コレクタ領域、２・・・・・・ベース領
域、３・・・・・・エミッタ領域、４・・・・・・エミ
ッタ電極、５・・・・・・ベース電極、６−・−・ＣＶ
Ｄ ５ｉｎｓ 又ｉフ？ ツー＝ｒ ＣＶＤ５ｉＮ膜
、７・・・・・・ＣＶＤ５ｉＯｚ膜、８・・・・・・プ
ラノ−ｒ ＣＶ Ｄ Ｓ ｉ Ｎ ｇ。
Claims (1)
- 金系微細電極を有するシリコン素子チップの表面パッシ
ベーションに於て、パッシベーション膜厚が電極膜厚×
０．９以上の膜厚を有することを特徴とする半導体装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22109786A JPS6376441A (ja) | 1986-09-19 | 1986-09-19 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22109786A JPS6376441A (ja) | 1986-09-19 | 1986-09-19 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6376441A true JPS6376441A (ja) | 1988-04-06 |
Family
ID=16761440
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22109786A Pending JPS6376441A (ja) | 1986-09-19 | 1986-09-19 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6376441A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5322366A (en) * | 1976-08-13 | 1978-03-01 | Hitachi Ltd | Electronic part |
| JPS5653212A (en) * | 1979-10-01 | 1981-05-12 | Toray Ind Inc | Method of drawing around synthetic filament yarn |
| JPS60136269A (ja) * | 1983-12-23 | 1985-07-19 | Fujitsu Ltd | 半導体装置 |
-
1986
- 1986-09-19 JP JP22109786A patent/JPS6376441A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5322366A (en) * | 1976-08-13 | 1978-03-01 | Hitachi Ltd | Electronic part |
| JPS5653212A (en) * | 1979-10-01 | 1981-05-12 | Toray Ind Inc | Method of drawing around synthetic filament yarn |
| JPS60136269A (ja) * | 1983-12-23 | 1985-07-19 | Fujitsu Ltd | 半導体装置 |
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