JPS6376614A - ジヨセフソンドライバ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 本発明はジョセフソン素子を用いた集積回路において、 正極性の信号と負極性の信号とを高速で切換出力するた
めに、 互いに異なる極性でバイアスされた第１及び第２の磁界
結合型ジョセフソンゲートの各出力端を抵抗を介してド
ラ１〜接続することにより、第１及び第２の磁界結合型
ジョセフソンゲートの一方から任意の極性の信号を高速
で切換出力するようにしたものである。

〔産業上の利用分野〕

本発明はジ」セフソンドライバ回路に係り、特に正、負
両極性の信号を選択的に発仕出力Ｊるドライバ回路に関
する。

例えばジョセフソン素子により構成されたメモリセルか
らなるジョセフソンメモリにおいては、例えば書き込み
動作のときにデータが′１″かＩＩ　ＯＩＩかに対応し
て、ドライバ回路より正極性の信号と負極性の信号とを
選択して使用する必要があり、その場合は信号の極性を
高速で切換えることが要求される。

〔従来の技術〕

第３図は従来のドライバ回路の一例の回路図を示す。第
３図に示すドライバ回路は４個のジョセフソン索子Ｊ１
〜Ｊ４がブリッジ接続された電流フリップ７０ツブで構
成されており、ライン２による出力ループには抵抗を含
まない回路構成とされである。

いま、５ｅｔ１及び５ｅｔ２のうち、５ｅｔｌのみに信
号電流が入来したものとすると、ジョセフソン素子Ｊ１
及びＪ３が電圧状態にスイッチして高抵抗となるので、
バイアス電流源１よりのバイアス電流（直流電流）はジ
ョセフソン索子Ｊ２゜ライン２．ジョセフソン素子Ｊ４
の順に流れ、正極性の出力電流が得られる。

これに対し、ｓｅｔ　ｌ及び５ｅｔ２のうち５ｅｔ２の
みに信号電流が入力されると、ジョセフソン素子Ｊ２及
びＪ４が夫々電圧状態にスイッチし高抵抗どなるので、
バイアス電流源１よりのバイアス電流はジョセフソン素
子Ｊ＋、ライン２．ジョセフソン素子Ｊ３の順に流れ、
ライン２には上記と逆方向に電流が流れ、負極性の出力
電流が得られる。

〔発明が解決しようとする問題点〕

従来のジョセフソン素子を用いたドライバ回路（ジョセ
フソンドライバ回路）では、電流ノリツブフロップで回
路を構成しているため、正負両極性の一方から他方への
スイッチングに要する時間ｔｄが ｔｄ＝Ｌ・Ｉ　／　Ｖ　Ｊ で決まる。但し、上式中、Ｌはループインダクタンス、
■は出力電流レベル、ＶＪはジョセフソン接合両端に発
生する電圧で、はぼ接合のギャップ電圧である。

すなわち、従来のドライバ回路のスイッチングに要する
時間ｔｄは、上式から明らかにループインダクタンスＬ
によって決まるが、ループインダクタンスＬが大であり
、これを小さくしようとしても、複数の負荷を駆動する
にはＬがそれほど小さくならず、スイッチング速度が遅
いという問題点があった。

本発明は１肥の点に鑑みて創作されたもので、正極性の
信号と負極性の信号とを高速で切換出力一　　４　− することが可能なジ」セフソンドライバ回路を提供する
ことを目的とする。

〔問題点を解決するための手段〕

本発明のジョセフソンドライバ回路は、互いに異なる極
性でバイアスされる第１及び第２の磁界結合型ジョセフ
ソンゲートと、第１及び第２の磁界結合型ジョセフソン
ゲートのいずれか一方に入力信号を供給する入力手段と
、一端が上記ジョセフソンゲートの各出力端子に別々に
接続され、かつ、他端が互いにドツト接続された第１及
び第２の抵抗と、上記ドツト接続点とグラウンド間に接
続された負荷抵抗とからなる。

また、必要に応じて上記のジョセフソンゲートの出力端
子と第１及び第２の抵抗との間の２つの伝送路に一端が
別々に接続され、他端がグラウンドに接続された２つの
ジョセフソン素子を有する。

更に、上記入力手段は同一の入力信号と異なる制御信号
とが夫々供給される第１及び第２の２入力ゲート回路か
らなる。

−〇　− 〔作用〕 第１及び第２の磁界結合型ジョセフソンゲートは互いに
異なる極性でバイアスされており、その各出力端子が第
１及び第２の抵抗を介してドツト接続されている。ここ
で、入力信号は入力手段により第１及び第２の磁界結合
型ジョセフソンゲートのいずれか一方に供給され、供給
された方のジョセフソンゲートからバイアス極性に応じ
た信号が取り出される。ここで、ジョセフソンゲートは
ラッヂグートで構成されているので、ジョセフソン素子
のスイッチング速度で決まる励信をする。

ドツト接続点からの出力線はストリップ線路による配線
が可能になる。

また他端がグラウンドに接続された２つのジョセフソン
素子は、第１及び第２の磁界結合型ジョセフソンゲート
の一方がスイッチした時に、他方のジ」セフソングート
へ流れ込む電流を阻止する。

更に、入力手段として、２入力ゲート回路を使用した場
合は、入力信号としてジョセフソンメモリのデコーダの
出力信号を用い、制御Ｏ信号とじて極性制御回路の出力
信号を用いることで、選択された出力の出力状態を設定
できる。

〔実施例〕

第１図は本発明の一実施例の回路系統図を示す。

第１図において、入力端子３に入来した入力信号Ｓは、
ジョセフソン素子を用いて構成された２人力ＡＮＤゲー
ト６及び７に夫々供給される。一方、入力端子４に入来
した制御信号ＡはＡＮＤゲート６に供給され、入力端子
５に入来した制御信号ＢはＡＮＤゲート７に供給される
。ＡＮＤゲート６の出力信号は抵抗８を介して第１の磁
界結合型ジョセフソンゲート１０に供給される。また、
ＡＮＤゲート７の出力信号は抵抗９を介して第２の磁界
結合型ジョセフソンゲート１１に供給される。

磁界結合型ジョセフソンゲート１０及び１１はいずれも
３接合量子干渉型ジョセフソン素子を用いた超伝導ルー
プと入力信号線とを磁気的に結合させ、ループに電磁誘
導電流を誘起してジョセフソン素子をスイッチする構成
であるが、ジョセフソンゲート１０が入力端子１２より
の正極性のバイアス電流十１８によりバイアスされるの
に対し、ジョセフソンゲート１１が入力端子１３よりの
負極性のバイアス電流−ＩＢによりバイアスされる点が
異なる。

ジョセフソンゲート１０の出力端子は抵抗１４ａ及び１
４ｂを夫々直列に介して、またジョセフソンゲート１１
の出力端子は抵抗１５ａ及び１５ｂを夫々直列に介して
、互いにドツト接続されている。このドツト接続点とグ
ラウンド間にｔま負荷抵抗１８が接続されている。

抵抗１４ａと１４ｂの接続点はジョセフソン素子１６を
介してグラウンドに接続され、抵抗１５ａと１５ｂの接
続点はジョセフソン素子１７を介してグラウンドに接続
されである。

上記の回路において、正極性の出力電流を得る場合は、
制御信号Δがハイレベル、制御信号Ｂがローレベルとさ
れ、この状態においてハイレベルの入力信号Ｓが入来す
る。これにより、ＡＮＤゲート６のみよりハイレベルの
信号が取り出され、抵抗８を介してジョセフソンゲート
１０の入力線に入力電流を与える。これにより、ジョセ
フソンゲート１０が電圧状態にスイッチするため、正極
性のバイアス電流＋■８は抵抗１４ａ、１４ｂを直列に
介して負荷抵抗１８へ出力される。従って、正極性の出
力電流が得られる。このとき、ジョセフソンゲート１１
は超伝導状態にあり、負極性バイアス電流−Ｉｓはジ」
セフランゲート１１内にのみ流れている。

また、ジョセフソンゲート１０よりの正極性バイアス電
流＋Ｉｓは抵抗１５ｂを介して超伝導状態にあるジョセ
フソン素子１７に流れ、ジョセフソンゲート１１に供給
されることはなく、これによりジョセフソンゲート１０
がスイッチした時の影響で、ジョセフソンゲート１１が
スイッチするのが防止される。

一方、負極性の出力電流を得る場合は、制御信号Ａがロ
ーレベル、制御信号Ｂがハイレベルとされ、この状態に
おいてハイレベルの入力信号Ｓが入来するため、ＡＮＤ
ゲート７のみよりハイレベルの信号が取り出され、抵抗
９を介してジョセフソンゲート１１の入力線に入力電流
を与える１、これにより、ジョセフソンゲート１１が電
汁状態にスイッチし、入力端子１３よりの負極性のバイ
アス電流−Ｉｓが抵抗１５ａ、１５ｂを介して負荷抵抗
１８へ出力される（ただし、電流の向きは逆方向）。従
って、この場合は、負極＋１電流が出力されたことにな
る。この場合は、ジョセフソン素子１６によりジョセフ
ソンゲート１１のスイッチにより、ジョセフソン素子１
ｏがスイッチされるのが防止される。

なお、入力信号Ｓがローレベルの場合、又は制御信号Ａ
及びＢの両方共にローレベルのときにはＡＮＤゲート６
及び７の出力信号はいずれもローレベルであり、ジョセ
フソンゲート１０及び１１はいずれもスイッチしないの
で、出力電流は得られない。

かかる本発明ドライバ回路を有するメモリ回路の構成を
第２図に示す。第２図において、ジョセフソンメモリ２
０はジョセフソン素子を用いたメモリセル２１がマトリ
クス状に多数配置された構成とされている。このメモリ
セル２１は本発明のｍ個のドライバ回路２２１〜２２ｍ
と本発明のｎ個のドライバ回路２３１〜２３ηの出力信
号が供給される。ドライバ回路２２１〜２２ｍはＸデコ
ーダ・極性制御回路２４の信号が供給され、ドライバ回
路２３１〜２３ＴＩはＹデコーダ・極性回路２５の出力
信号が供給される。

ここで、ドライバ回路２２１〜２２ｍと２３１〜２３ｎ
は夫々第１図に示づ”如き構成であり、入力信号Ｓとし
てＸデコーダ又はＹデコーダの出力信号が供給され、極
性制御回路から制御信号Ａ及びＢが供給される。

これにより、所望アドレスのメモリセル２１の書き込み
時において、例えば１″のデータ書き込み時にはドライ
バ回路２２１〜２２ｍ、２３＋〜２３ηのうち選択され
たアドレスに対応する各ドライバ回路より正極性電流が
出力され、ＩＩ　Ｏ１１のデータ書ぎ込み時には負極性
電流が出力される。

なお、本発明は上記実施例に限定されるもので−１１＝ はなく、例えばジョセフソン素子１６及び１７は必ずし
もなくてもよい。また、ジョセフソンゲート１０及び１
１の出力端子は実施例に限らず、例えばバイアス電流入
力端子１２．１３と抵抗との接続点などから得ることも
できる。さらに、ジ」セフソングートは３接合量了干渉
型ジョセフソン素子に限らず２接合量子干渉型ジ」セフ
ソン素子を使用することもできる。

〔発明の効果〕

上述の如く、本発明によれば、ループインダクタンスを
使用せず、２つのジョセフソンゲートを選択することで
、正負両極性の電流の−・方を切換え出力するようにし
たので、ジョセフソン素子のスイッチング速度のみで定
まる＾速な出力電流の切換えを比較的簡単な構成で行な
うことができ、またストリップ線路による配線が可能に
４ｒるため、電流の伝搬時間も短くできる笠の特長を右
するものである。

＝　　１２　−

【図面の簡単な説明】

第１図は本発明の一実施例の回路系統図、第２図は本発
明回路を有するメモリ回路の構成を示す図、 第３図は従来のドライバ回路の一例の回路図である。 図において、 ３は入力端子、 ４．５は制御信号入力端子、 ６．７はＡＮＤゲート、 １ｏ、ｉｉは磁界結合型ジョセフソンゲート、１２．１
３はバイアス電流入力端子、 １４３１４ｂ、１５ａ、１５ｂは抵抗、１６．１７はジ
ョセフソン素子、 １８は負荷抵抗、 ２２１〜２２ｍ、２３１〜２３ηはドライバ回路である
。

Claims (3)

【特許請求の範囲】
1. （１）互いに異なる極性の信号でバイアスされる第１及
   び第２の磁界結合型ジョセフソンゲート（１０、１１）
   と、 該第１及び第２の磁界結合型ジョセフソンゲートのいず
   れか一方に入力信号を供給する入力手段（６、７）と、 一端が該第１及び第２の磁界結合型ジョセフソンゲート
   （１０、１１）の各出力端子に別々に接続され、かつ、
   他端が互いにドット接続された第１及び第２の抵抗（１
   ４ａ、１４ｂ、１５ａ、１５ｂ）と、 該第１及び第２の抵抗（１４ａ、１４ｂ、１５ａ、１５
   ｂ）のドット接続点とグラウンド間に接続された負荷抵
   抗（１８）とよりなり、 該負荷抵抗へ正負両極性の信号の一方を切換え出力する
   構成としたことを特徴とするジョセフソンドライバ回路
   。
2. （２）前記第１及び第２の磁界結合型ジョセフソンゲー
   トの出力端子と前記第１及び第２の抵抗との間の２つの
   伝送路に一端が別々に接続され、他端がグラウンドに接
   続された２つのジョセフソン素子（１６、１７）を夫々
   有することを特徴とする特許請求の範囲第１項記載のジ
   ョセフソンドライバ回路。
3. （３）前記入力手段は同一の入力信号と異なる制御信号
   が夫々供給される第１及び第２の２入力ゲート回路（６
   、７）からなることを特徴とする特許請求の範囲第１項
   記載のジョセフソンドライバ回路。