JPS585033A - 超電導論理回路 - Google Patents
超電導論理回路Info
- Publication number
- JPS585033A JPS585033A JP56101221A JP10122181A JPS585033A JP S585033 A JPS585033 A JP S585033A JP 56101221 A JP56101221 A JP 56101221A JP 10122181 A JP10122181 A JP 10122181A JP S585033 A JPS585033 A JP S585033A
- Authority
- JP
- Japan
- Prior art keywords
- current
- input
- junction
- circuit
- logic
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/195—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using superconductive devices
- H03K19/1954—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using superconductive devices with injection of the control current
- H03K19/1956—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using superconductive devices with injection of the control current using an inductorless circuit
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/92—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of superconductive devices
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S505/00—Superconductor technology: apparatus, material, process
- Y10S505/825—Apparatus per se, device per se, or process of making or operating same
- Y10S505/856—Electrical transmission or interconnection system
- Y10S505/857—Nonlinear solid-state device system or circuit
- Y10S505/858—Digital logic
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S505/00—Superconductor technology: apparatus, material, process
- Y10S505/825—Apparatus per se, device per se, or process of making or operating same
- Y10S505/856—Electrical transmission or interconnection system
- Y10S505/857—Nonlinear solid-state device system or circuit
- Y10S505/86—Gating, i.e. switching circuit
- Y10S505/861—Gating, i.e. switching circuit with josephson junction
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
- Superconductor Devices And Manufacturing Methods Thereof (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１３発明の利用分野
本発明は直流電源によって駆動できる、ジョセフソン素
子を用いた超電導性の論理回路ならびにその「論理スイ
ッチ」に関する０本発明の回路は接地点に対して完全に
対称な結線をもっており、信号電流は直接「論理スイッ
チ」・に注入される形式のものである０本発明の論理回
路は超高速計算る。
子を用いた超電導性の論理回路ならびにその「論理スイ
ッチ」に関する０本発明の回路は接地点に対して完全に
対称な結線をもっており、信号電流は直接「論理スイッ
チ」・に注入される形式のものである０本発明の論理回
路は超高速計算る。
（２）従来技術
ジョセソン接合を用いた回路の多くは電流信号の有無を
論理値のｒｌＪとｒＯＪとに対応させるものであるが、
電流の向自によって正電流のとき「１」、負電流のとき
「０」と対応させることもできる。このような回路とし
て従来ＨＵＦＦＬＥが知られていル、（参考文献ｓ Ｌ
Ｅｅ Ｈｅｂａｒｄ、 ｅｔａｌ 。
論理値のｒｌＪとｒＯＪとに対応させるものであるが、
電流の向自によって正電流のとき「１」、負電流のとき
「０」と対応させることもできる。このような回路とし
て従来ＨＵＦＦＬＥが知られていル、（参考文献ｓ Ｌ
Ｅｅ Ｈｅｂａｒｄ、 ｅｔａｌ 。
’ ＡＤＣ−ｐｏｗｅｒｅｊ Ｊｏｓｅｐｈｓｏｎ ｆ
ｌｉｐ−ｆｌｏｐ ’。
ｌｉｐ−ｆｌｏｐ ’。
ＩＥＥＥ Ｔｒａｎｓ、 ＭＡＧ−１４（１）４０８
（１９７９） ＩＴ、Ａ、ｌｉ’ｕｌ ｔｏｎ、 ｅｔ
ａｌ、＠Ｊｏｓｅｐｈｓｏｎ Ｊｕｎｃｔｉｏｎｃｕｒ
ｒｅｎｔ−ｓｗｉｔｃｈｅｄ ｌｏｇｉｃ ｃｉｒｃｕ
ｉｔｓ ” 。
（１９７９） ＩＴ、Ａ、ｌｉ’ｕｌ ｔｏｎ、 ｅｔ
ａｌ、＠Ｊｏｓｅｐｈｓｏｎ Ｊｕｎｃｔｉｏｎｃｕｒ
ｒｅｎｔ−ｓｗｉｔｃｈｅｄ ｌｏｇｉｃ ｃｉｒｃｕ
ｉｔｓ ” 。
ＩＥＥＥ Ｔｒ！１ｍｌ、ＭＡＧ−１５，（６）１８
７６（１９７９）ｇｆ３．３． ｐｅｉ 、 ＠Ｃｕｒ
ｒｅｎｔ −５ｗ１ｆｃｈｅｄ Ｊｏｓｅｐｈｓｏｎ
ｆｌｉｐ−ｆｌｏｐ ｌｏｇｉｃ”、１９７９ Ｉ
ＥＥＥ−ＭＴＴ−８，Ｉｎｔｅｒｎａｔムｏｎａｔ Ｍ
ｉｃｒｏｗａｖｅ ＳｙｍｐＯＩｉｖｍＤｉｇｌ！Ｉｔ
、 ２Ｌ） ζ（７）ＨＵＦＦＬＥ回路は第１図の
ように２つの正負の電流電源（湧出電源と吸込電源）Ｋ
よって駆動される。この電源は直流でよいことが特徴で
ある。各電源端から図に８Ｗと示す２つの「論理スイッ
チ」が緩絖され接地される。
７６（１９７９）ｇｆ３．３． ｐｅｉ 、 ＠Ｃｕｒ
ｒｅｎｔ −５ｗ１ｆｃｈｅｄ Ｊｏｓｅｐｈｓｏｎ
ｆｌｉｐ−ｆｌｏｐ ｌｏｇｉｃ”、１９７９ Ｉ
ＥＥＥ−ＭＴＴ−８，Ｉｎｔｅｒｎａｔムｏｎａｔ Ｍ
ｉｃｒｏｗａｖｅ ＳｙｍｐＯＩｉｖｍＤｉｇｌ！Ｉｔ
、 ２Ｌ） ζ（７）ＨＵＦＦＬＥ回路は第１図の
ように２つの正負の電流電源（湧出電源と吸込電源）Ｋ
よって駆動される。この電源は直流でよいことが特徴で
ある。各電源端から図に８Ｗと示す２つの「論理スイッ
チ」が緩絖され接地される。
さらに同じ電源端からひとしい抵抗８がそれぞれ接続さ
れその２つの抵抗の他端は一点く集められて出力端を構
成する０図の左右にある８つの「論理スイッチ」に入る
入力信号に応じて、霞導性負荷（インダクタンスの大き
さＬ）に正または負の出力電流工ｏｕｔを生じさせるも
のである０図では代表的に最も単純なジョセフソン接合
一つ（図ではＸで示す）を論理スイッチとして用いる例
をボした。このとき、入力信号電流は図の点線部で示す
制御線を流れ、磁束を発生して接合の動作に影響を与え
る。介在の接合に入力があり、この接合が超電導状態（
０電圧状］！ｌ）から電圧状態に転移すると事、左の湧
出電流源の電流１．は直接接地点にながれることができ
ず、負荷インダクタンスＬを通るから正の出力電流Ｉｏ
ｕｔ が得られる。このとき右の接合は超電導状態にあ
るから右の吸込電流源の電流は接地点からそのまま電源
に向ってながれ、出力端忙は現われない、この次の段階
として、右の接合に入力があシこの接合が電圧状態に転
移するとき、上とは逆の状態になるため吸込電流源の電
流が負荷インダクタンスＬを通るから負の出力電流１
ｏｕｔが得られる。この転移の瞬間に左の接合が電圧状
態Ｋｊｉ！ることがＨＵＦＦＬＥの動作の最も基本的な
特徴である０以上簡単に説明し友ように、公知のＨＵＦ
ＦＬＥ回路は２つの別々の入力端をもち、いずれかＫ（
同時でないときに）入力信号が入ればそれに対広した出
方信号が得られ１人力が消滅し九あともその状態を維持
することができる。したがってｐｌ ｆｐ −ｐｔｏｐ
回路として用いることができる。第１図には、接合結線
にともなう寄生インダクタンスＬＥ −Ｌｇ ｔ’記入
したが本質的にはこれらは存在しない（ゼロ）と考えて
もよい、このＨＵＦＦＬＥ回路を論理ゲートとすると、
その次の第２の入力はある時間を経たあとで右の論理ス
イッチに印加しなければならない。
れその２つの抵抗の他端は一点く集められて出力端を構
成する０図の左右にある８つの「論理スイッチ」に入る
入力信号に応じて、霞導性負荷（インダクタンスの大き
さＬ）に正または負の出力電流工ｏｕｔを生じさせるも
のである０図では代表的に最も単純なジョセフソン接合
一つ（図ではＸで示す）を論理スイッチとして用いる例
をボした。このとき、入力信号電流は図の点線部で示す
制御線を流れ、磁束を発生して接合の動作に影響を与え
る。介在の接合に入力があり、この接合が超電導状態（
０電圧状］！ｌ）から電圧状態に転移すると事、左の湧
出電流源の電流１．は直接接地点にながれることができ
ず、負荷インダクタンスＬを通るから正の出力電流Ｉｏ
ｕｔ が得られる。このとき右の接合は超電導状態にあ
るから右の吸込電流源の電流は接地点からそのまま電源
に向ってながれ、出力端忙は現われない、この次の段階
として、右の接合に入力があシこの接合が電圧状態に転
移するとき、上とは逆の状態になるため吸込電流源の電
流が負荷インダクタンスＬを通るから負の出力電流１
ｏｕｔが得られる。この転移の瞬間に左の接合が電圧状
態Ｋｊｉ！ることがＨＵＦＦＬＥの動作の最も基本的な
特徴である０以上簡単に説明し友ように、公知のＨＵＦ
ＦＬＥ回路は２つの別々の入力端をもち、いずれかＫ（
同時でないときに）入力信号が入ればそれに対広した出
方信号が得られ１人力が消滅し九あともその状態を維持
することができる。したがってｐｌ ｆｐ −ｐｔｏｐ
回路として用いることができる。第１図には、接合結線
にともなう寄生インダクタンスＬＥ −Ｌｇ ｔ’記入
したが本質的にはこれらは存在しない（ゼロ）と考えて
もよい、このＨＵＦＦＬＥ回路を論理ゲートとすると、
その次の第２の入力はある時間を経たあとで右の論理ス
イッチに印加しなければならない。
もし左の論理スイッチに第２の入力を印加すると回路は
応答し雇い欠点をもっている。この欠点を救うには、左
右の入力端につね＆Ｃ（同時Ｋ）コンプリメンタリ−な
入力を印加すればよい、すなわち、左の入力端に論理値
「１」（または「０」）を入力するときは必ず同時に右
の入力端に論理値「０」 （または「ｌ」）を入力すれ
ばよい。しかし、論理回路構成上、つねに上記した「対
人力」を用意することは無駄が多い。
応答し雇い欠点をもっている。この欠点を救うには、左
右の入力端につね＆Ｃ（同時Ｋ）コンプリメンタリ−な
入力を印加すればよい、すなわち、左の入力端に論理値
「１」（または「０」）を入力するときは必ず同時に右
の入力端に論理値「０」 （または「ｌ」）を入力すれ
ばよい。しかし、論理回路構成上、つねに上記した「対
人力」を用意することは無駄が多い。
前記した公知例において「論理スイッチ」として単なる
接合の替りにＪＡＷ８と呼ばれる第２図に示すスイッチ
を用いることは知られている。
接合の替りにＪＡＷ８と呼ばれる第２図に示すスイッチ
を用いることは知られている。
（参考文献１ ’ｌ’、 ８．８ｔａｋｅｌｏｎ 、
” Ｃｕｒｒｅｎｔｓｗｉｔｃｈｅｄ Ｊｏｓｅｐｈ
ｓｏｎ ｌａｔｃｂｌｎｇ ｌｏｇｉｃｇａｔｅｓ
ｗｉｔｈ ｓｕｂ −ＩＱＱ ｐｍ ｄｅｌａｙｓ”
、ＩＥＥＥＴｒａｎｓ、ＭＡＧ−１５，（６）１８８６
（１９７９）、） このスイッチの動作の特徴は、入
力電流Ｉｔｓを直接能動部分に注入することにあり、前
記した接合スイッチのように磁束の形で入力をとりこむ
ものではない、このＪＡＷ８を「論理スイッチ」に用い
九ＨＵＦＩＦＩＥ回路はＪＡＷ８−ＨＵＰＦＬＢと呼ば
れ公知である（第３図）。前出の公知文献等によれば「
論理スイッチ」としては、その全体が超電導状態（ゼロ
電圧状態）と電圧状態の２つの状態を取り得るものであ
フ、シかも電圧状態のときにスイッチを流れる電流が超
電導状態のときの電流にくらべ十分小さくなるようなも
のであれば任意のものを用いることができる。し九がっ
て公知のＣＩＬゲート（参考文献、ジーワラ、「ジョセ
フソン・トンネリング回路」、日本国特許１特公昭５５
−８８２９、特開昭５４−１２６９４、特願昭５３−１
０６０８１ ’ｒｅ Ｒ，Ｇｈｅｅｗａｌｍ、 ＠Ａ
３Ｇ−ｐｍＪｏｓａｐｈｓｏｎ ｃｕｒｒｅｎｔ １ｎ
ｊｅｃｔｉｏｎ ｔｏｇ：Ｃ（ＣＩＬ）、 ＩＥＥＥ
Ｊ、 ８Ｃ−１４（！５３７８７（１９７９）、 ）を
「論理スイッチ」と見なしＨＵＦＦＬＥ回路を構成する
ことは可能である。
” Ｃｕｒｒｅｎｔｓｗｉｔｃｈｅｄ Ｊｏｓｅｐｈ
ｓｏｎ ｌａｔｃｂｌｎｇ ｌｏｇｉｃｇａｔｅｓ
ｗｉｔｈ ｓｕｂ −ＩＱＱ ｐｍ ｄｅｌａｙｓ”
、ＩＥＥＥＴｒａｎｓ、ＭＡＧ−１５，（６）１８８６
（１９７９）、） このスイッチの動作の特徴は、入
力電流Ｉｔｓを直接能動部分に注入することにあり、前
記した接合スイッチのように磁束の形で入力をとりこむ
ものではない、このＪＡＷ８を「論理スイッチ」に用い
九ＨＵＦＩＦＩＥ回路はＪＡＷ８−ＨＵＰＦＬＢと呼ば
れ公知である（第３図）。前出の公知文献等によれば「
論理スイッチ」としては、その全体が超電導状態（ゼロ
電圧状態）と電圧状態の２つの状態を取り得るものであ
フ、シかも電圧状態のときにスイッチを流れる電流が超
電導状態のときの電流にくらべ十分小さくなるようなも
のであれば任意のものを用いることができる。し九がっ
て公知のＣＩＬゲート（参考文献、ジーワラ、「ジョセ
フソン・トンネリング回路」、日本国特許１特公昭５５
−８８２９、特開昭５４−１２６９４、特願昭５３−１
０６０８１ ’ｒｅ Ｒ，Ｇｈｅｅｗａｌｍ、 ＠Ａ
３Ｇ−ｐｍＪｏｓａｐｈｓｏｎ ｃｕｒｒｅｎｔ １ｎ
ｊｅｃｔｉｏｎ ｔｏｇ：Ｃ（ＣＩＬ）、 ＩＥＥＥ
Ｊ、 ８Ｃ−１４（！５３７８７（１９７９）、 ）を
「論理スイッチ」と見なしＨＵＦＦＬＥ回路を構成する
ことは可能である。
前記した公知例または公知例より容易に推測できる範囲
において、「対入力」を用意しなければＨＵＦＦＬＥ回
路を動作させられないことは明らかである。この「対入
力」を用意する替りに、第３図に点線で示したように、
２つの入力端工１３゜Ｉｔｓを抵抗Ｒ′で結線して１つ
の入力でＨＵＰＦＬＥ回路として動作させることが可能
との記載があるが（前出Ｔｏ Ａｓ Ｆｕｌｔｏｎ （
Ｆ）文献参照）、コノタメの回路動作点の設計は簡単で
はない。なお、以上で述べ九従来公知例を総括すると、
これらはすべて第４図に示したように、「論理スイッチ
Ｊ８Ｗ２ケと抵抗２ケとをホイットストーンブリッジの
ような形に結線した「ブリッジ形論理回路」の一種と考
えることができる。
において、「対入力」を用意しなければＨＵＦＦＬＥ回
路を動作させられないことは明らかである。この「対入
力」を用意する替りに、第３図に点線で示したように、
２つの入力端工１３゜Ｉｔｓを抵抗Ｒ′で結線して１つ
の入力でＨＵＰＦＬＥ回路として動作させることが可能
との記載があるが（前出Ｔｏ Ａｓ Ｆｕｌｔｏｎ （
Ｆ）文献参照）、コノタメの回路動作点の設計は簡単で
はない。なお、以上で述べ九従来公知例を総括すると、
これらはすべて第４図に示したように、「論理スイッチ
Ｊ８Ｗ２ケと抵抗２ケとをホイットストーンブリッジの
ような形に結線した「ブリッジ形論理回路」の一種と考
えることができる。
（３）発明の目的
本発明の目的は、直流電源駆動型ブリッジ形論理回路に
おいて１対入力」を必要としない入力結線構成を提供す
るとともにさらにこれによってＡＮＤ、ＯＲ，などの論
理機能を達成できる新しい超電導論理回路の構成を提供
する。
おいて１対入力」を必要としない入力結線構成を提供す
るとともにさらにこれによってＡＮＤ、ＯＲ，などの論
理機能を達成できる新しい超電導論理回路の構成を提供
する。
（４）発明の詳細説明
路に新たに等しい大きさの２つの抵抗Ｒ，を導入し、第
５図（Ｊｌ）のように入力端子を１本化した点にある。
５図（Ｊｌ）のように入力端子を１本化した点にある。
以下、本発明の一実施例（第５図）を用いて詳述する。
第５図（ａ）において、入力電流■［、（正または負）
が印加されると一方の接合（ＪｊｌｌまたはＪ２）の内
部電流が増加し、他方の接合（Ｊ２ま九はＪｌ）のそれ
は減少するａＬ−＝０のとき両接合が超電導状態（ゼロ
電圧状態）にあるよう電源の電流ムを設定し、ＩＩ−（
Ｏとなったときに、一方の接合の内部電流が接合固有の
臨界電流１．を越えて増大して仁の接合を電圧状態にス
イッチさせることができる。このとき他方の接合の内部
電流は工。
が印加されると一方の接合（ＪｊｌｌまたはＪ２）の内
部電流が増加し、他方の接合（Ｊ２ま九はＪｌ）のそれ
は減少するａＬ−＝０のとき両接合が超電導状態（ゼロ
電圧状態）にあるよう電源の電流ムを設定し、ＩＩ−（
Ｏとなったときに、一方の接合の内部電流が接合固有の
臨界電流１．を越えて増大して仁の接合を電圧状態にス
イッチさせることができる。このとき他方の接合の内部
電流は工。
を越えないため、超電導状態（ゼロ電圧状態）を維持し
ている．なお、ζこでは両接合の臨界電流１、Ｆｉ等し
く設計した。仁のときの出力電流Ｉａｓｎ は基本的
ＫＲ．に無関係になることが特徴である。すなわち、接
合の両端に発生する電圧を関係ｆであられし、その接合
の電流をｉ６とすると ’（’ｗｔ） ｆ（Ｉｎ） ｉ，、、＝
（ｔ）２Ｒ Ｌ＋ Ｒ＊ と碌る（直流解）、ことにＲトは承荷インピーダンスの
抵抗成分であり、ゼロも許し得る．（シかしＲＬ！ｑＯ
にしておくことは、回路消費電力を増すが、回路遅延時
間を短縮する喪めに有効に作用する．）ｔたｉ．は振分
Ｊｕｔ接地点に向ってなかれる内部電流、ｉ．、は接合
Ｊ２を接地点から電源に向ってながれる内部電流である
．以下では簡単の九めに関数ｆを次の形で近似する。
ている．なお、ζこでは両接合の臨界電流１、Ｆｉ等し
く設計した。仁のときの出力電流Ｉａｓｎ は基本的
ＫＲ．に無関係になることが特徴である。すなわち、接
合の両端に発生する電圧を関係ｆであられし、その接合
の電流をｉ６とすると ’（’ｗｔ） ｆ（Ｉｎ） ｉ，、、＝
（ｔ）２Ｒ Ｌ＋ Ｒ＊ と碌る（直流解）、ことにＲトは承荷インピーダンスの
抵抗成分であり、ゼロも許し得る．（シかしＲＬ！ｑＯ
にしておくことは、回路消費電力を増すが、回路遅延時
間を短縮する喪めに有効に作用する．）ｔたｉ．は振分
Ｊｕｔ接地点に向ってなかれる内部電流、ｉ．、は接合
Ｊ２を接地点から電源に向ってながれる内部電流である
．以下では簡単の九めに関数ｆを次の形で近似する。
（２）
ここに■．は接合のギャップ電圧と呼ばれ、超電導材料
によってきまる値である．正常な動作モードでは、本発
明の回路出力はこのとき とおいて、 中Ｉｓ−＞０、’ （ ’ｇ＊）＝０、Ｉ−亀＝２δＶ
， （４）（ＩＩ） Ｉ ｔ− ＜ Ｑ ％ ’ （
ｉｖｉ ） ＝ ０、Ｉ−ｔ＝−２ＪＶ＊ （５）と
あられせる、Ｉｓ−＝０のと亀は回路の待機状態でｆ（
ｉ□）” ’（Ｉｇｍ） ＝ Ｏ、Ｌ．、 ＝σ、であ
る。
によってきまる値である．正常な動作モードでは、本発
明の回路出力はこのとき とおいて、 中Ｉｓ−＞０、’ （ ’ｇ＊）＝０、Ｉ−亀＝２δＶ
， （４）（ＩＩ） Ｉ ｔ− ＜ Ｑ ％ ’ （
ｉｖｉ ） ＝ ０、Ｉ−ｔ＝−２ＪＶ＊ （５）と
あられせる、Ｉｓ−＝０のと亀は回路の待機状態でｆ（
ｉ□）” ’（Ｉｇｍ） ＝ Ｏ、Ｌ．、 ＝σ、であ
る。
また誤まった動作モードのとき’ （’ｇｉ）＝’（’
ｇ＊）＝Ｖｇ ％ Ｉｅｍｓ ＝ Ｏ、となる状態も
おこり得る。
ｇ＊）＝Ｖｇ ％ Ｉｅｍｓ ＝ Ｏ、となる状態も
おこり得る。
（これは回路のｈｕｎｇ ｕｐ と称し設計によって
避ける工夫が一般に施こされる． ） ＋１）、 （４
）、 （５）式から明らかなように、入力抵抗Ｒ．が第
５図（鳳）のように接地点く対して対称に設置される限
シにおいて、出力！．、１は入力抵抗ＦＬ霊に関係して
いない，この丸め、本発明の回路入力方式として第５図
（ｂ）（Ｃ）のような結線で２つ（以上）の入力Ｉｇｍ
囚。
避ける工夫が一般に施こされる． ） ＋１）、 （４
）、 （５）式から明らかなように、入力抵抗Ｒ．が第
５図（鳳）のように接地点く対して対称に設置される限
シにおいて、出力！．、１は入力抵抗ＦＬ霊に関係して
いない，この丸め、本発明の回路入力方式として第５図
（ｂ）（Ｃ）のような結線で２つ（以上）の入力Ｉｇｍ
囚。
Ｉ’ｍ■を導入することが可能になる．このとき等測的
に ！鳳，＝■１，（２）＋Ｉ’ｍ■ （６）であ
る、大刀数を３つ以上にすることは任意である。
に ！鳳，＝■１，（２）＋Ｉ’ｍ■ （６）であ
る、大刀数を３つ以上にすることは任意である。
以下に本発明の回路の動作要・件にりいて詳しく説明す
る１回路方程式をとくと、接合Ｊｌ、Ｊ２の内部電流１
□、１および出力電流！、１．は、ｒを以下のように定
義して次のよう、に書ける（直流解）。
る１回路方程式をとくと、接合Ｊｌ、Ｊ２の内部電流１
□、１および出力電流！、１．は、ｒを以下のように定
義して次のよう、に書ける（直流解）。
１１゜
ゑｇ ＊ ’＝ （Ｉ＠ ＋ −ｈ ２δｆ（ｉ−−ケ
ー句（’（−ｓ）＋’（’ｇ＊））
（７）１１゜ ｉｔ、 ＝ ｌ−−３−２ａｆ （ｊｔＪ−（ｒ−ａｌ
ｌ ｆ （ｉｍｔ）＋ ｆ（−鳳））
（８）１
ｍ−ｓ−２８（ｆ（’ｇｔ）＝’（１ｍ５））
（９）ここＫＪは（３）式
で定義したＣｒ＞δ）、このとき関数ｆＫ対して（２）
式の近似を行うと、ｔ（ｌ、□）。
ー句（’（−ｓ）＋’（’ｇ＊））
（７）１１゜ ｉｔ、 ＝ ｌ−−３−２ａｆ （ｊｔＪ−（ｒ−ａｌ
ｌ ｆ （ｉｍｔ）＋ ｆ（−鳳））
（８）１
ｍ−ｓ−２８（ｆ（’ｇｔ）＝’（１ｍ５））
（９）ここＫＪは（３）式
で定義したＣｒ＞δ）、このとき関数ｆＫ対して（２）
式の近似を行うと、ｔ（ｌ、□）。
ｆ（ｊｇｓ）の値に依存して、’ａｍ ＊ ’ｔ＊ ＊
Ｉムは第１表の値をとる。
Ｉムは第１表の値をとる。
まず、回路の「待機状−ＪＩｉ＝Ｏにおいて（状況１）
、接合Ｊｌ、Ｊ２、が共に電圧状態となυｈｕｎｇ ｕ
ｐ するのを避ける丸めに１、＞Ｉ・
αυが第１の「必要条件」である。すなわち電
源のイ（イアスミ流は接合固有の臨界電流（最大超電導
トンネル電流）１．を越えてはならない０次に、スイッ
チング要件としてＪＩｂｌ”ｑＯのとき、一方の接合が
電圧状態、他方の接合がゼロ電圧状態になυ得るためＫ
（状況２．３）、 ａ邊 が必要である。このときａりの第１辺、第３辺からＩ
Ｉｓ−Ｊ ＞ ２ Ｊｖ、ａｌ が第２の「必要条件」として得られる。ａ、１式があれ
ばａ３式第３辺はｔｒｉｖｉａｌとなるので、が第３の
「必要条件」となる、α４式が成立すれば必らず であり、この（Ｉ！９式があれば、入力ｌ５−（＃Ｏ）
を印加したとき（状況１０項参照）、接合電流の一方は
ｌを越えて電圧状態に転移し他方はゼロ電圧状態の１ま
でいる。すなわち状況１から状況２または３に転移でき
、回路、は起動できる。
、接合Ｊｌ、Ｊ２、が共に電圧状態となυｈｕｎｇ ｕ
ｐ するのを避ける丸めに１、＞Ｉ・
αυが第１の「必要条件」である。すなわち電
源のイ（イアスミ流は接合固有の臨界電流（最大超電導
トンネル電流）１．を越えてはならない０次に、スイッ
チング要件としてＪＩｂｌ”ｑＯのとき、一方の接合が
電圧状態、他方の接合がゼロ電圧状態になυ得るためＫ
（状況２．３）、 ａ邊 が必要である。このときａりの第１辺、第３辺からＩ
Ｉｓ−Ｊ ＞ ２ Ｊｖ、ａｌ が第２の「必要条件」として得られる。ａ、１式があれ
ばａ３式第３辺はｔｒｉｖｉａｌとなるので、が第３の
「必要条件」となる、α４式が成立すれば必らず であり、この（Ｉ！９式があれば、入力ｌ５−（＃Ｏ）
を印加したとき（状況１０項参照）、接合電流の一方は
ｌを越えて電圧状態に転移し他方はゼロ電圧状態の１ま
でいる。すなわち状況１から状況２または３に転移でき
、回路、は起動できる。
以上に述べたように本発明の回路が動作する必要条件は
αυ、ａ４）の２式で表わせることがわかる。
αυ、ａ４）の２式で表わせることがわかる。
〔結果的に必要条件Ｑ謙式は０式に含まれる。〕なおｒ
）Ｊであることから′ａ湯式より４さらに厳しいあるい
はこれを書直して が成立すれば回路のｄｙｎａｍｉｃｓ 、を考慮しない
範囲でｈｕｎｇ ｕｐ は起り難い（状況４の’ＫＩ
Ｉ ’ＩＩの値、参照）ことがわかる、α連成に示す必
要条件があることから、第１表を参照して、 ＩＩｚ−１＞ｌｌ−−５ｌ 錦とな
り本回路ではトータルの入力電流よシも出力電流ＩＩ−
＊Ｉが小さくなる。これを改善するＫは、「論理スイッ
チ」として単一の接合を用いるのではなく％ＣＩＬゲー
トや次に詳述するゲインの得られる「論理スイッチ」を
用いればよい。
）Ｊであることから′ａ湯式より４さらに厳しいあるい
はこれを書直して が成立すれば回路のｄｙｎａｍｉｃｓ 、を考慮しない
範囲でｈｕｎｇ ｕｐ は起り難い（状況４の’ＫＩ
Ｉ ’ＩＩの値、参照）ことがわかる、α連成に示す必
要条件があることから、第１表を参照して、 ＩＩｚ−１＞ｌｌ−−５ｌ 錦とな
り本回路ではトータルの入力電流よシも出力電流ＩＩ−
＊Ｉが小さくなる。これを改善するＫは、「論理スイッ
チ」として単一の接合を用いるのではなく％ＣＩＬゲー
トや次に詳述するゲインの得られる「論理スイッチ」を
用いればよい。
次に本発明の回路を用いて、２人力のＯＲまたはＡＮＤ
として動作させる実施態様を述べる。この ととき入力結線として第５図（ロ）（Ｃ）Ｋ示す構成を
採用し、３対の入力ＩＩａ囚、 Ｉｔ−（８，Ｉｓ−（
Ｑが導入できるようにする。これら入力電流の大きさは
必要条件α４式を基準として Ｉａ−ｔ＝ ２ Ｉ （Ｉ−Ｉｓ）＋ （ｒ＋ ａ ）
Ｖ、） （１’ＪＫよって規格化する。全入力電流 Ｉｔｓ ＝ ｌｌ（２）＋Ｉｔ−＠＋Ｉ息、０
（至）の絶対値がＩａｅｔを越えるとき、回路が動作
することになる。ここでは「単位入力」を士し２Ｉａ一
番にとることＫし、ゼロ入力は動作時には起らないよう
に設計する゛。論理値「１」はＬ ２ Ｉａｅｔ、論理
値「０」は−１，２Ｉａ−＊の入力になるものとする。
として動作させる実施態様を述べる。この ととき入力結線として第５図（ロ）（Ｃ）Ｋ示す構成を
採用し、３対の入力ＩＩａ囚、 Ｉｔ−（８，Ｉｓ−（
Ｑが導入できるようにする。これら入力電流の大きさは
必要条件α４式を基準として Ｉａ−ｔ＝ ２ Ｉ （Ｉ−Ｉｓ）＋ （ｒ＋ ａ ）
Ｖ、） （１’ＪＫよって規格化する。全入力電流 Ｉｔｓ ＝ ｌｌ（２）＋Ｉｔ−＠＋Ｉ息、０
（至）の絶対値がＩａｅｔを越えるとき、回路が動作
することになる。ここでは「単位入力」を士し２Ｉａ一
番にとることＫし、ゼロ入力は動作時には起らないよう
に設計する゛。論理値「１」はＬ ２ Ｉａｅｔ、論理
値「０」は−１，２Ｉａ−＊の入力になるものとする。
ま九出力としては２δＶ、の電流のとき論理値「ｕｌ−
”ａａｖ、のとき論理値「０」に対応する。ものと考え
ておく、ここで各人力Ａ、Ｂ、ＣＫ色々な論理値を入力
したときの出力６答は、次のようになる（第２表）。す
なわち、本発明の回路は式（至）によって３人力Ａ、Ｂ
、Ｃに対する多数決（ｍａｊｏｒｉｔｙ）論理を構成す
る。このため、ＩＩ−（０＝ Ｌ ２ Ｉ纏、Ｉを常に
入力しておくことにすると、Ａ、Ｈの２人力に対するＯ
Ｒ動作が可能になる（第２表、状況１〜４）、ただし、
入力はＩＩａ−ｍｌを１単位の電流として表現しており
、論理値はマルの中の数字で表わ、し九。
”ａａｖ、のとき論理値「０」に対応する。ものと考え
ておく、ここで各人力Ａ、Ｂ、ＣＫ色々な論理値を入力
したときの出力６答は、次のようになる（第２表）。す
なわち、本発明の回路は式（至）によって３人力Ａ、Ｂ
、Ｃに対する多数決（ｍａｊｏｒｉｔｙ）論理を構成す
る。このため、ＩＩ−（０＝ Ｌ ２ Ｉ纏、Ｉを常に
入力しておくことにすると、Ａ、Ｈの２人力に対するＯ
Ｒ動作が可能になる（第２表、状況１〜４）、ただし、
入力はＩＩａ−ｍｌを１単位の電流として表現しており
、論理値はマルの中の数字で表わ、し九。
まえ、ｌ５−（Ｑ”−１，２Ｉ細を常に入力しておくと
、Ａ、Ｂの２人力に対するＡＮＤ動作が可能になる（第
２表、状況６〜９）、第２表における状況５および１０
は、それぞれＯＲおよびＡＮＤのための待機状態を与え
ている。また同じく状況１１は、電源電流１．のみが印
加され、すべての入力端（Ａ、Ｂ、Ｃ）に電流信号がな
いときの出力が０になることを示している。
、Ａ、Ｂの２人力に対するＡＮＤ動作が可能になる（第
２表、状況６〜９）、第２表における状況５および１０
は、それぞれＯＲおよびＡＮＤのための待機状態を与え
ている。また同じく状況１１は、電源電流１．のみが印
加され、すべての入力端（Ａ、Ｂ、Ｃ）に電流信号がな
いときの出力が０になることを示している。
次に本発明の「論理スイッチ」の構成を実施態様によっ
て詳述する。この「論理スイッチ」は前記した本発明の
回路および従来公知のＨＵＦＦＬＥ回路に適用可能であ
る。また、直流電源駆動でなく、１回の論理演算が終了
する毎に電源電流をゼロにするいわゆる交流電源駆動方
式の回路要素としても使用可能である。
て詳述する。この「論理スイッチ」は前記した本発明の
回路および従来公知のＨＵＦＦＬＥ回路に適用可能であ
る。また、直流電源駆動でなく、１回の論理演算が終了
する毎に電源電流をゼロにするいわゆる交流電源駆動方
式の回路要素としても使用可能である。
このスイッチの結線は、第６図（１）（ｂ）に示すよう
にジョセフソン接合と抵抗ｒとを直列に接続した上これ
を２対並列に接続するものである。この並列接続体の一
端は接地し他端は電流電源に接続する。接合側を接地す
るか（第６図（ａ） ） 、抵抗ｒの１ｉｉＩを接地す
るか（第６図中））は設計による。入力信号は抵抗ｒと
接合との接続点（１ケ所または２ケ所）から電流として
注入する。この電流の向きは威設計により正ま友は負に
とる。出力信号電流Ｌ％は電源と並列接続体との接続点
からとりだす。
にジョセフソン接合と抵抗ｒとを直列に接続した上これ
を２対並列に接続するものである。この並列接続体の一
端は接地し他端は電流電源に接続する。接合側を接地す
るか（第６図（ａ） ） 、抵抗ｒの１ｉｉＩを接地す
るか（第６図中））は設計による。入力信号は抵抗ｒと
接合との接続点（１ケ所または２ケ所）から電流として
注入する。この電流の向きは威設計により正ま友は負に
とる。出力信号電流Ｌ％は電源と並列接続体との接続点
からとりだす。
このスイッチの動作を先ず簡単な数値例によって説明す
る。接合の最大超電導トンネル電流を工。
る。接合の最大超電導トンネル電流を工。
とする、（接合の内部電流が工、を越えると接合は超電
導状態ま九はゼロ電圧状態から電圧状態に転移する。）
今１＠＝１．６１．の大きさの電源電流を用いると、無
人力時には両接合Ｊｌ、Ｊ２、に０．８１．だけ電流が
ながれ両接合ともにゼロ電圧状］ｉ１１にある。このと
き、Ｉｔｓ＋工０．４１．の大きさの入力電流を接合Ｊ
ｌの内部域ｆＬを増加させる向きに注入すると、一方の
接合Ｊｌにはこの瞬間においてＬ２１．だけの内部電流
がながれ電圧状態に転移する。このとき該接合Ｊ１の内
部電流は近似的にはＶゼロになると考えると、ＩＯｌ、
の電流が他の接合Ｊ、２の内部を流れることＫなる。
導状態ま九はゼロ電圧状態から電圧状態に転移する。）
今１＠＝１．６１．の大きさの電源電流を用いると、無
人力時には両接合Ｊｌ、Ｊ２、に０．８１．だけ電流が
ながれ両接合ともにゼロ電圧状］ｉ１１にある。このと
き、Ｉｔｓ＋工０．４１．の大きさの入力電流を接合Ｊ
ｌの内部域ｆＬを増加させる向きに注入すると、一方の
接合Ｊｌにはこの瞬間においてＬ２１．だけの内部電流
がながれ電圧状態に転移する。このとき該接合Ｊ１の内
部電流は近似的にはＶゼロになると考えると、ＩＯｌ、
の電流が他の接合Ｊ、２の内部を流れることＫなる。
この丸め接合Ｊ２も−きつづ・き電圧状態に転移する。
Ｊｌ、Ｊ２が共に電圧状態となり僅かの電流しかながれ
得ないため、電源の電流工・＝１．６Ｉ。
得ないため、電源の電流工・＝１．６Ｉ。
のほとんどは出力端ＩＬから流出できる。この動作が生
じる九めに、ＩＬＫ接続される負荷抵抗ＲＬ（またはイ
ンピーダンス）は余り小さくてはいけない。このときＩ
−ｓ／ Ｉｔ−の値をゲインと呼べば、ゲインは４と入
力よりも大きな出力電流が得られていることは明らかで
ある。
じる九めに、ＩＬＫ接続される負荷抵抗ＲＬ（またはイ
ンピーダンス）は余り小さくてはいけない。このときＩ
−ｓ／ Ｉｔ−の値をゲインと呼べば、ゲインは４と入
力よりも大きな出力電流が得られていることは明らかで
ある。
以下に式を用いてこの論理スイッチの動作条件を詳述す
る０回路方程式を解けば、出力電流エムおよび接合Ｊｌ
、Ｊ２の内部電流’１ ｍ ’ｌは次のように書ける（
直流鴫）、記号および近似はさきの回路の例にならう。
る０回路方程式を解けば、出力電流エムおよび接合Ｊｌ
、Ｊ２の内部電流’１ ｍ ’ｌは次のように書ける（
直流鴫）、記号および近似はさきの回路の例にならう。
１＊＝Ｉｓ＋ａ＋１）ｉＩｓ＋（ｆｓ＋’＊）／’）−
’＊／ｒ ＠１ｍ ＝ ｐｉ Ｉａ＋ （’ｔ＋’
ｌ）／ ｒ ） ’ｍ／ ’ ＠ＩＬ”ｌ
ｑＢ。＋（’ｓ＋ｆ＊）／ｒ ） ＠こ
こに ｐ＝ＲＬ／（２ＦＬＬ＋ｒ）、Ｑ＝ｒ／Ｃ２ｎＬ＋ｒ）
＠である。ま九ｆｌ、’ｆ、はｆ （ｉｌ’）、
ｆ （ｉｌ ）を略記したものである。ｐ、ｑはｐ（
２）、ｑ（ｚ）を略記したものである。このとき関数ｆ
に対して（２）式の近似を行うと’１＊’１ｓＩＬは第
３表の値をとる。上の方程式は１１のむきを第６図（Ｊ
ｉ）、 （ｂ）の矢印の方向で定義すれば、共通となり
数学的には同等である。
’＊／ｒ ＠１ｍ ＝ ｐｉ Ｉａ＋ （’ｔ＋’
ｌ）／ ｒ ） ’ｍ／ ’ ＠ＩＬ”ｌ
ｑＢ。＋（’ｓ＋ｆ＊）／ｒ ） ＠こ
こに ｐ＝ＲＬ／（２ＦＬＬ＋ｒ）、Ｑ＝ｒ／Ｃ２ｎＬ＋ｒ）
＠である。ま九ｆｌ、’ｆ、はｆ （ｉｌ’）、
ｆ （ｉｌ ）を略記したものである。ｐ、ｑはｐ（
２）、ｑ（ｚ）を略記したものである。このとき関数ｆ
に対して（２）式の近似を行うと’１＊’１ｓＩＬは第
３表の値をとる。上の方程式は１１のむきを第６図（Ｊ
ｉ）、 （ｂ）の矢印の方向で定義すれば、共通となり
数学的には同等である。
これらの計算に基づ−き、本発明の「論理スイッチ」の
スイッチングの必要条件が求められる。まず、スイッチ
の「待機状態ＪＩｚ−＝０において（状況１）、接合Ｊ
ｌ、Ｊ２が共に電圧状態となりｈｕｎｇ ｕｐ するの
を避けるためにｐ（りＩ６≦１．、すなわち ＲＬＩ＠≦（２ＲＬ＋ｒ）１． ＠が第
１の「必要条件」である、このときＪｌ、Ｊ２はゼロ電
圧状態で待機できる１次にＩｓ、）０のとき接合Ｊ１を
電圧状態に転移させるためＫｐ（２）Ｉ。
スイッチングの必要条件が求められる。まず、スイッチ
の「待機状態ＪＩｚ−＝０において（状況１）、接合Ｊ
ｌ、Ｊ２が共に電圧状態となりｈｕｎｇ ｕｐ するの
を避けるためにｐ（りＩ６≦１．、すなわち ＲＬＩ＠≦（２ＲＬ＋ｒ）１． ＠が第
１の「必要条件」である、このときＪｌ、Ｊ２はゼロ電
圧状態で待機できる１次にＩｓ、）０のとき接合Ｊ１を
電圧状態に転移させるためＫｐ（２）Ｉ。
＋■直、〉１．すなわち
ＲＬＩｅ＞（２ＲＬ＋ｒ）（Ｉ−−Ｉ＋−）
Ｑ！１であることが必要であシこれが第２の「必要条件
」である、すなわち、（至）式を満せるＩｚｍが入力さ
れれば接合Ｊ１は第３表に示す状況１（ｆ（ｉｌ）−〇
）から状況２ （ｆ（ｉｔ）＝ｖ、ｔへと移る。この転
移によって第３表の状況２の欄に示すように１．は元の
値から減少し、逆Ｋ ｔ 、は増加する。しかし接合Ｊ
１は電圧状態を維持している。この段階で接合５２が電
圧状態に転移すれば所望のスイッチング動作となる。こ
の丸めの必要条件はｉｌの値が工―を越えることであり
、ｐ（２）Ｘ（Ｉ・＋Ｖヨ／ｒ）〉■、すなわち Ｒｘ、（Ｉｓ ＋ｖ、／ ｒ） ＞ （２Ｂ＋ ’ ）
Ｉ−＠が第３の「必要条件」として求められる。この
条件が満足できていれば、「論理スイッチ」は入力Ｉｔ
−（＞０）により状況１．状況２．状況４の経路を経て
起動される。このとき’ｌ ｅ Ｆの値は１ｉＩＩ３
表の状況４の欄に示すように増加、減少するが両接合と
も電圧状態を維持している。最終的にこの「論理スイッ
チ」から得られる出力は、ｑ（２）Ｘ（Ｉ・＋ｚｖ、／
ｒ）すなわち ＩＬ ＝４’／ （２ＲＬ＋ｒ）） （Ｉ＊＋２Ｖｇ／
リ （至）１ｃかビしい。
Ｑ！１であることが必要であシこれが第２の「必要条件
」である、すなわち、（至）式を満せるＩｚｍが入力さ
れれば接合Ｊ１は第３表に示す状況１（ｆ（ｉｌ）−〇
）から状況２ （ｆ（ｉｔ）＝ｖ、ｔへと移る。この転
移によって第３表の状況２の欄に示すように１．は元の
値から減少し、逆Ｋ ｔ 、は増加する。しかし接合Ｊ
１は電圧状態を維持している。この段階で接合５２が電
圧状態に転移すれば所望のスイッチング動作となる。こ
の丸めの必要条件はｉｌの値が工―を越えることであり
、ｐ（２）Ｘ（Ｉ・＋Ｖヨ／ｒ）〉■、すなわち Ｒｘ、（Ｉｓ ＋ｖ、／ ｒ） ＞ （２Ｂ＋ ’ ）
Ｉ−＠が第３の「必要条件」として求められる。この
条件が満足できていれば、「論理スイッチ」は入力Ｉｔ
−（＞０）により状況１．状況２．状況４の経路を経て
起動される。このとき’ｌ ｅ Ｆの値は１ｉＩＩ３
表の状況４の欄に示すように増加、減少するが両接合と
も電圧状態を維持している。最終的にこの「論理スイッ
チ」から得られる出力は、ｑ（２）Ｘ（Ｉ・＋ｚｖ、／
ｒ）すなわち ＩＬ ＝４’／ （２ＲＬ＋ｒ）） （Ｉ＊＋２Ｖｇ／
リ （至）１ｃかビしい。
以上に述べ丸ように本発明の「論理スイッチ」が動作す
る必要条件はに）、（２）、＠式の３式で表わせる。す
なわちに）、＠式を満す電源電流量・を選び、（至）式
を満すＬｍを印加すれば本発明の「論理スイッチ」は所
望の動作を行う、今ごく簡単な例においてＲＬ ：＞
ｒを仮定するとｐ（２）〜１／２、となるから、この３
式は次のようにまとめられる。
る必要条件はに）、（２）、＠式の３式で表わせる。す
なわちに）、＠式を満す電源電流量・を選び、（至）式
を満すＬｍを印加すれば本発明の「論理スイッチ」は所
望の動作を行う、今ごく簡単な例においてＲＬ ：＞
ｒを仮定するとｐ（２）〜１／２、となるから、この３
式は次のようにまとめられる。
これらの式を満たす（Ｉｓ−−Ｉｓ ）の範囲は第７図
（１）Ｋ示す斜線部で与えられる。すなわち、（至）式
を満すＩ・の値に電源電流を選び％（２）式を満すＩｔ
ｓを印加すれば本発明の「論理スイッチ」は所望の動作
を行う、ｔたさらに、ＲＬ＝ｒに選ぶ例においてはｐ（
２）＝１／３となるから−に）、＠、＠式は次のように
まとめられる。
（１）Ｋ示す斜線部で与えられる。すなわち、（至）式
を満すＩ・の値に電源電流を選び％（２）式を満すＩｔ
ｓを印加すれば本発明の「論理スイッチ」は所望の動作
を行う、ｔたさらに、ＲＬ＝ｒに選ぶ例においてはｐ（
２）＝１／３となるから−に）、＠、＠式は次のように
まとめられる。
このときｑ（２）冒１／３であるから
ＪＪＩ ｌ５−−” （Ｉｅ＋２Ｖｇ／ ’ ）
（＆ｌ）の出力電流が得られる。適当な動作
点を選べば出も 力のロジック・スイング２Ｐ（２）ｖｇ／ｒを入力１１
゜よりも大きく選ぶことは可能である０以上の計算結果
は第６図（Ｊｉ）（ｂ）の「論理スイッチ」の両方に適
用し得る。ただし、ｌｌ−（＞Ｏ）の向きはｌｌ６図（
ａ）では流入の方向、第６図（呻では吸出しの方向、で
ある。
（＆ｌ）の出力電流が得られる。適当な動作
点を選べば出も 力のロジック・スイング２Ｐ（２）ｖｇ／ｒを入力１１
゜よりも大きく選ぶことは可能である０以上の計算結果
は第６図（Ｊｉ）（ｂ）の「論理スイッチ」の両方に適
用し得る。ただし、ｌｌ−（＞Ｏ）の向きはｌｌ６図（
ａ）では流入の方向、第６図（呻では吸出しの方向、で
ある。
以上に述べた論理スイッチでは、第６図に示すように抵
抗とジ田セフノン接合の組を２ヶ並列接続し九例を述べ
た。しかし１これは一般にＮヶ並列接続するように拡張
できる。Ｎヶ（Ｎ２２）並列とすれば、得られる出力電
流は一般ＫＮＫ関係して増加させることが出来る。
抗とジ田セフノン接合の組を２ヶ並列接続し九例を述べ
た。しかし１これは一般にＮヶ並列接続するように拡張
できる。Ｎヶ（Ｎ２２）並列とすれば、得られる出力電
流は一般ＫＮＫ関係して増加させることが出来る。
この例でも第１番目の部分に入力電流Ｉｔａを印加する
ものとする。このとき、第１番目の電流量１３、第に番
目の電流量に、負荷電流ＩＬは夫々となる。ここにｊ＝
１．・・・Ｎ、に＝２．・・・Ｎであり、 である。ま九’、１’＊’ｊ、は’（’ｔ） 、＊ 、
”（’Ｊ）を略記したものであるｓ ｐｅＱはｐ（へ）
、ｑ（へ）を略記し友ものである。このときも、関数ｆ
Ｋ対して（２）式の近似を行う。
ものとする。このとき、第１番目の電流量１３、第に番
目の電流量に、負荷電流ＩＬは夫々となる。ここにｊ＝
１．・・・Ｎ、に＝２．・・・Ｎであり、 である。ま九’、１’＊’ｊ、は’（’ｔ） 、＊ 、
”（’Ｊ）を略記したものであるｓ ｐｅＱはｐ（へ）
、ｑ（へ）を略記し友ものである。このときも、関数ｆ
Ｋ対して（２）式の近似を行う。
このＮヶ並列の「論理スイッチ」のスイッチング要件も
Ｎ＝２の式（至）、 Ｇ１１． ＠と同４１に次の３式
で与えることができる。すなわち％ Ｐ（Ｎ）Ｉ。≦■
、より ＲＬＩ＠≦（ＮＲ＋ｒ）１． （３８）
ｔ タ９ ｅ’Ｄ Ｉ＠ ＋ Ｉｔｓ ＞ Ｉ ｍ ヨ
リＲＬＩ＠ ＞（ＮＲ＋ ｒ）ＣＩ−−Ｉｔ−）
（３９）さらにＰ（へ）（Ｉ ｅ ＋ Ｖｔ／ ’
ｋ ＞−Ｉ−よりＲＬ（Ｉｅ＋Ｖｇ／ｒ）＞（ＮＲＬｍ
ｒＨ−（４０）である、スイッチングが起ってすべての
接合が電圧状態にあるときの出力電流は ＩＬ ＝ （ｒ Ｉ＠ ＋ＮＶｔ ）／ （ＮＲＬｍ
ｒ） （４１）と求められる。入力電流Ｌ（”ｑ
Ｏ）による出力エシの増分はＮＶｇ ／ （Ｎ ＲＬｍ
ｒ ） 、であシ、この値はＮ（≧２）が大きい程大
きくとれる。
Ｎ＝２の式（至）、 Ｇ１１． ＠と同４１に次の３式
で与えることができる。すなわち％ Ｐ（Ｎ）Ｉ。≦■
、より ＲＬＩ＠≦（ＮＲ＋ｒ）１． （３８）
ｔ タ９ ｅ’Ｄ Ｉ＠ ＋ Ｉｔｓ ＞ Ｉ ｍ ヨ
リＲＬＩ＠ ＞（ＮＲ＋ ｒ）ＣＩ−−Ｉｔ−）
（３９）さらにＰ（へ）（Ｉ ｅ ＋ Ｖｔ／ ’
ｋ ＞−Ｉ−よりＲＬ（Ｉｅ＋Ｖｇ／ｒ）＞（ＮＲＬｍ
ｒＨ−（４０）である、スイッチングが起ってすべての
接合が電圧状態にあるときの出力電流は ＩＬ ＝ （ｒ Ｉ＠ ＋ＮＶｔ ）／ （ＮＲＬｍ
ｒ） （４１）と求められる。入力電流Ｌ（”ｑ
Ｏ）による出力エシの増分はＮＶｇ ／ （Ｎ ＲＬｍ
ｒ ） 、であシ、この値はＮ（≧２）が大きい程大
きくとれる。
なお、これまでの本発明の「論理スイッチ」では第１番
目の１つの接合にのみ入力電流Ｉｊｍを印加する例を示
した。しかし、他の並列部分のいずれか１つに入力して
も、あるいは欄数個の部分に同時に入力しても効果は同
様である。
目の１つの接合にのみ入力電流Ｉｊｍを印加する例を示
した。しかし、他の並列部分のいずれか１つに入力して
も、あるいは欄数個の部分に同時に入力しても効果は同
様である。
以上に詳述し九「論理スイッチ」（第６図（１）。
Φ））−を本発明の「回路」（第５図）Ｋ適用すれば、
第８図、第９図の結線を得る。このとき第５図の単一の
接合は、第６図（ａ）まえは第、６図−）の論理スイッ
チに置換されている。この組合せくよって、前記した多
数決（ｍｔｒ＊３ ｏｒ ｔ ｔｙ）論理、ＡＮＤ論理
、ＯＲ論理の動作が行うろことは明らかである。なお本
発明の回路において、ＣＩＬゲートを「論理スイッチ」
として採用し＃！８図と類似の構成にすることは任意で
ある。この場合、抵抗ｒはインククタンスに置換される
。
第８図、第９図の結線を得る。このとき第５図の単一の
接合は、第６図（ａ）まえは第、６図−）の論理スイッ
チに置換されている。この組合せくよって、前記した多
数決（ｍｔｒ＊３ ｏｒ ｔ ｔｙ）論理、ＡＮＤ論理
、ＯＲ論理の動作が行うろことは明らかである。なお本
発明の回路において、ＣＩＬゲートを「論理スイッチ」
として採用し＃！８図と類似の構成にすることは任意で
ある。この場合、抵抗ｒはインククタンスに置換される
。
（５） まとめ
以上述べたごとく、本発明の論理回路によれば、ジョセ
フソン接合を用いた論理集積回路を構成でき、また直流
電源によって駆動できる。特に入力線を１元化すること
が可能になり２個の論理スイッチと抵抗を介して均等に
入力を印加させることができる。このために本発明の回
路は接地点に関して完全に対称な形をとることができ、
入力信号のない場合はブリッジの完全な対−称性により
常に出力を平衝させてゼロにすることができる。
フソン接合を用いた論理集積回路を構成でき、また直流
電源によって駆動できる。特に入力線を１元化すること
が可能になり２個の論理スイッチと抵抗を介して均等に
入力を印加させることができる。このために本発明の回
路は接地点に関して完全に対称な形をとることができ、
入力信号のない場合はブリッジの完全な対−称性により
常に出力を平衝させてゼロにすることができる。
電導論理回路（ａ）およびその入力結線方法（ｂ）、
（Ｃ）を示す図、第６図は本発明の超電導論理スイッチ
を示す結線図、第７図は°第６図の論理スイッチの動作
要件特に設定パラメータの範囲を説明するための図、第
８図、第９図は本発明の電流注入形対称ブリッジ結線の
超電導論理回路の構成を示す図である。
（Ｃ）を示す図、第６図は本発明の超電導論理スイッチ
を示す結線図、第７図は°第６図の論理スイッチの動作
要件特に設定パラメータの範囲を説明するための図、第
８図、第９図は本発明の電流注入形対称ブリッジ結線の
超電導論理回路の構成を示す図である。
Ｊｌ、Ｊ２・・・ジョセフソン接合％ Ｉｔｓ・・・
入力電流、■。・・・電源電流％ Ｌｍ・・・出力電流
、Ｒ，、Ｒ，。
入力電流、■。・・・電源電流％ Ｌｍ・・・出力電流
、Ｒ，、Ｒ，。
第 １ 目
３１”ｉ２ 簡
０
第 ３ 図
Ｙ−Ｊ４ 固
￥１５ 口
（α）
０
６
（ｂ） （Ｃ）
ＶＪｂ 図
（０−）
（ｂ）
■ ７ 口
（α）
聞 δ 口
聞 ９ 口
Claims (1)
- 【特許請求の範囲】 １、互いに電流方向の異なる第１および第２の電流電源
と、この第′１および第２の電流電源に一端を接続し他
端を接地し九第１および第２の超電導論理スイッチと、
上記第１および第２の電流電源および超電導論理スイッ
チの夫々の接続点に一端を接続し他端を一点く接続し夫
々これを入力端子および出力端子とする第−謹および第
２１１の抵抗群からなる超電導論理回路。 ２、特許請求の範囲第１項記載の超電導論理回路におけ
る超電導−塩スイッチとして、ジョセフソン素子と抵抗
とを直列接続してなる直列回路を複数個並列接続した並
列回路と、前記直列回路の少なくとも−のジョセフソン
素子と抵抗の接続点く設けられた入力端子と、上記並列
回路の並列接続点の−に設けられた出力端子とを有する
超電導論通スイッチを用いたことを特徴とする超電導論
理回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56101221A JPS585033A (ja) | 1981-07-01 | 1981-07-01 | 超電導論理回路 |
| US06/391,716 US4555643A (en) | 1981-07-01 | 1982-06-24 | Superconducting logic circuit and superconducting switching device therefor |
| EP82303428A EP0069534B1 (en) | 1981-07-01 | 1982-06-30 | Superconducting logic circuit |
| DE8282303428T DE3275152D1 (en) | 1981-07-01 | 1982-06-30 | Superconducting logic circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56101221A JPS585033A (ja) | 1981-07-01 | 1981-07-01 | 超電導論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS585033A true JPS585033A (ja) | 1983-01-12 |
| JPH0213864B2 JPH0213864B2 (ja) | 1990-04-05 |
Family
ID=14294838
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56101221A Granted JPS585033A (ja) | 1981-07-01 | 1981-07-01 | 超電導論理回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4555643A (ja) |
| EP (1) | EP0069534B1 (ja) |
| JP (1) | JPS585033A (ja) |
| DE (1) | DE3275152D1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62150927A (ja) * | 1985-12-25 | 1987-07-04 | Agency Of Ind Science & Technol | ジヨセフソン電流極性切替型駆動回路 |
| JPS6398220A (ja) * | 1986-10-15 | 1988-04-28 | Saitama Univ | ３値論理演算回路装置 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4918328A (en) * | 1988-05-03 | 1990-04-17 | Hypres Incorporated | Apparatus and method for generating a step voltage waveform |
| US5170080A (en) * | 1991-08-14 | 1992-12-08 | Westinghouse Electric Corp. | Superconducting push-pull flux quantum digital logic circuits |
| US5552735A (en) * | 1994-10-07 | 1996-09-03 | Northrop Grumman Corporation | Multi-gigahertz single flux quantum switch |
| US8571614B1 (en) | 2009-10-12 | 2013-10-29 | Hypres, Inc. | Low-power biasing networks for superconducting integrated circuits |
| US10222416B1 (en) | 2015-04-14 | 2019-03-05 | Hypres, Inc. | System and method for array diagnostics in superconducting integrated circuit |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CH578290A5 (ja) * | 1972-11-17 | 1976-07-30 | Ibm | |
| US4149097A (en) * | 1977-12-30 | 1979-04-10 | International Business Machines Corporation | Waveform transition sensitive Josephson junction circuit having sense bus and logic applications |
| US4275314A (en) * | 1979-04-30 | 1981-06-23 | Bell Telephone Laboratories, Incorporated | Josephson Atto-Weber switch |
| US4313066A (en) * | 1979-08-20 | 1982-01-26 | International Business Machines Corporation | Direct coupled nonlinear injection Josephson logic circuits |
| US4482821A (en) * | 1980-06-10 | 1984-11-13 | Nippon Telegraph & Telephone Public Corporation | Superconductive logic circuit |
| US4400631A (en) * | 1981-02-12 | 1983-08-23 | Bell Telephone Laboratories, Incorporated | High current gain Josephson junction circuit |
| US4413196A (en) * | 1981-08-31 | 1983-11-01 | Sperry Corporation | Three Josephson junction direct coupled isolation circuit |
-
1981
- 1981-07-01 JP JP56101221A patent/JPS585033A/ja active Granted
-
1982
- 1982-06-24 US US06/391,716 patent/US4555643A/en not_active Expired - Lifetime
- 1982-06-30 DE DE8282303428T patent/DE3275152D1/de not_active Expired
- 1982-06-30 EP EP82303428A patent/EP0069534B1/en not_active Expired
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62150927A (ja) * | 1985-12-25 | 1987-07-04 | Agency Of Ind Science & Technol | ジヨセフソン電流極性切替型駆動回路 |
| JPS6398220A (ja) * | 1986-10-15 | 1988-04-28 | Saitama Univ | ３値論理演算回路装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0069534A3 (en) | 1983-08-31 |
| EP0069534A2 (en) | 1983-01-12 |
| JPH0213864B2 (ja) | 1990-04-05 |
| DE3275152D1 (en) | 1987-02-19 |
| US4555643A (en) | 1985-11-26 |
| EP0069534B1 (en) | 1987-01-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| Tutte | Convex representations of graphs | |
| Hu | Cohomology theory in topological groups. | |
| JPH0413312A (ja) | 非ヒステリシス性超電導論理回路 | |
| EP0069534B1 (en) | Superconducting logic circuit | |
| US6903579B2 (en) | Pipelined low-voltage current-mode logic with a switching stack height of one | |
| JPH04186923A (ja) | 論理回路 | |
| JPH0262967B2 (ja) | ||
| JP2725740B2 (ja) | 超伝導論理回路の動作シミュレーション方法 | |
| JP2674652B2 (ja) | ジョセフソン論理セルゲート | |
| JPS6094530A (ja) | ジヨセフソン電流極性切替回路 | |
| JPS5830236A (ja) | 超伝導論理回路 | |
| JPS61206316A (ja) | ジヨセフソン駆動回路 | |
| JP2550587B2 (ja) | ジヨセフソンゲ−ト | |
| JPS6334656B2 (ja) | ||
| Das et al. | Fault restoration using N-fail-safe logic | |
| JPH0445009B2 (ja) | ||
| JPH0215898B2 (ja) | ||
| JPH0477487B2 (ja) | ||
| JPS6376614A (ja) | ジヨセフソンドライバ回路 | |
| JPH0754900B2 (ja) | ジョセフソン抵抗結合型否定回路 | |
| JPS59103430A (ja) | ジヨセフソン回路 | |
| JPS58103235A (ja) | 電流注入形超伝導論理回路 | |
| GB883890A (en) | Improvements in magnetic core circuits | |
| JPS6338893B2 (ja) | ||
| Kobayashi | Circuit complexity and Problem structure in Hamming space |