JPS6376621A - デコーダ／マルチプレクサ回路 - Google Patents
デコーダ／マルチプレクサ回路Info
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- JPS6376621A JPS6376621A JP62229433A JP22943387A JPS6376621A JP S6376621 A JPS6376621 A JP S6376621A JP 62229433 A JP62229433 A JP 62229433A JP 22943387 A JP22943387 A JP 22943387A JP S6376621 A JPS6376621 A JP S6376621A
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- transistor
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- 238000010586 diagram Methods 0.000 description 4
- 230000007423 decrease Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
- H10B20/10—ROM devices comprising bipolar components
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/60—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors
- H03K17/603—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors with coupled emitters
-
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
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- H03K17/62—Switching arrangements with several input- output-terminals, e.g. multiplexers, distributors
- H03K17/6257—Switching arrangements with several input- output-terminals, e.g. multiplexers, distributors with several inputs only combined with selecting means
- H03K17/6264—Switching arrangements with several input- output-terminals, e.g. multiplexers, distributors with several inputs only combined with selecting means using current steering means
Landscapes
- Electronic Switches (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の背景
この発明は一般に電子回路に関するものであり、かつよ
り特定的には、従来通り作られたデコーダよりも小さい
チップ区域を用いて形成されるデコーダ／マルチプレク
サ回路に関するものである。
り特定的には、従来通り作られたデコーダよりも小さい
チップ区域を用いて形成されるデコーダ／マルチプレク
サ回路に関するものである。
デコーダ／マルチプレクサ回路はこれまで、ミニコンピ
ユータおよびマイクロプロセッサシステムを含むディジ
タル装置のような電子回路に広範囲の応用を有するので
、これらのデコーダ／マルチプレクサ回路の製造の節約
を増加させ、かつ所要のチップ区域の量を減少させるこ
とが都合良い。
ユータおよびマイクロプロセッサシステムを含むディジ
タル装置のような電子回路に広範囲の応用を有するので
、これらのデコーダ／マルチプレクサ回路の製造の節約
を増加させ、かつ所要のチップ区域の量を減少させるこ
とが都合良い。
それゆえに、伝統的に利用可能なものから減じられた大
きさを有するデコーダ／マルチプレクサ回路を提供する
ことが望ましい。さらに、少数のトランジスタ構成要素
を有するデコーダ／マルチプレクサ回路を形成すること
が、都合良い。
きさを有するデコーダ／マルチプレクサ回路を提供する
ことが望ましい。さらに、少数のトランジスタ構成要素
を有するデコーダ／マルチプレクサ回路を形成すること
が、都合良い。
この発明のデコーダ／マルチプレクサ回路は、カリフォ
ルア州すニーベイルのアドバンストφマイクロ・ディバ
イシズ・インコーホレーテッド（Ａｄｖａｎｃｅｄ
Ｍｉｃｒｏ Ｄｅｖｉｃｅｓ、Ｉｎｃ、）により製造
されかつ販売されている、部品番号Ａｍ７９３８の４進
交換電力コントローラに特定の応用を有する。デコーダ
／マルチプレクサ回路は、シングルチップパッケージの
集積回路である電力コントローラの一部として製作され
る。電力コントローラは、１９８６年９月１７日に出願
され、この発明と同一譲受人に譲渡された同時係属中の
米国特許出願連続番号節９０８゜４７５号に述べられか
つ例示される。
ルア州すニーベイルのアドバンストφマイクロ・ディバ
イシズ・インコーホレーテッド（Ａｄｖａｎｃｅｄ
Ｍｉｃｒｏ Ｄｅｖｉｃｅｓ、Ｉｎｃ、）により製造
されかつ販売されている、部品番号Ａｍ７９３８の４進
交換電力コントローラに特定の応用を有する。デコーダ
／マルチプレクサ回路は、シングルチップパッケージの
集積回路である電力コントローラの一部として製作され
る。電力コントローラは、１９８６年９月１７日に出願
され、この発明と同一譲受人に譲渡された同時係属中の
米国特許出願連続番号節９０８゜４７５号に述べられか
つ例示される。
発明の概要
したがって、この発明の一般的目的は、従来のデコーダ
／マルチプレクサ回路に関してその太きさが減じられる
、改良されたデコーダ／マルチプレクサ回路を提供する
ことである。
／マルチプレクサ回路に関してその太きさが減じられる
、改良されたデコーダ／マルチプレクサ回路を提供する
ことである。
この発明の他の目的は、従来通り作られたデコーダより
小さいチップ区域を用いて形成されるデコーダ／マルチ
プレクサ回路を提供することである。
小さいチップ区域を用いて形成されるデコーダ／マルチ
プレクサ回路を提供することである。
この発明の他の目的は、少数のトランジスタ構成要素を
用いて形成されるデコーダ／マルチプレクサ回路を提供
することである。
用いて形成されるデコーダ／マルチプレクサ回路を提供
することである。
この発明のさらに他の目的は、そのコレクタのすべてが
一般に、大きいエピタキシャルポケットにおいて形成さ
れる複数個のデコードトランジスタを含むデコーダ／マ
ルチプレクサ回路を提供することである。
一般に、大きいエピタキシャルポケットにおいて形成さ
れる複数個のデコードトランジスタを含むデコーダ／マ
ルチプレクサ回路を提供することである。
これらの狙いおよび目的に従って、この発明は／マルチ
プレクサ回路を提供することに関するものである。複数
個の入力信号の各々のものが、入力ラインの対応するも
のの一端部に接続される複数個の入力信号が与えられる
。各々が、コレクタ、長いベースストリップ、および予
め選択された数のエミッタを用いて形成される複数個の
デコードトランジスタが設けられる。出力ラインは、入
力ラインの各々の他方の端部に結合される。複数個のア
ドレス入力信号は、複数個のデコードトランジスタのベ
ースストリップに接続される。デコードトランジスタの
コレクタの各々は一般に、大きいエピタキシャルポケッ
トにおいて形成される。
プレクサ回路を提供することに関するものである。複数
個の入力信号の各々のものが、入力ラインの対応するも
のの一端部に接続される複数個の入力信号が与えられる
。各々が、コレクタ、長いベースストリップ、および予
め選択された数のエミッタを用いて形成される複数個の
デコードトランジスタが設けられる。出力ラインは、入
力ラインの各々の他方の端部に結合される。複数個のア
ドレス入力信号は、複数個のデコードトランジスタのベ
ースストリップに接続される。デコードトランジスタの
コレクタの各々は一般に、大きいエピタキシャルポケッ
トにおいて形成される。
ベースストリップの各々は、入力ラインのあるものに接
続するために、予め選択された数のエミッタを用いて形
成される。デコードトランジスタは、アドレス信号に応
答して、アドレスコードに従って入力信号の各々のもの
を出力ラインに通過させるためのものである。
続するために、予め選択された数のエミッタを用いて形
成される。デコードトランジスタは、アドレス信号に応
答して、アドレスコードに従って入力信号の各々のもの
を出力ラインに通過させるためのものである。
この発明のこれらのおよび他の目的および利点は、同じ
参照数字が全体を通じて対応する部分を示す添付の図面
に関して読まれると、以下の詳細な説明から、より十分
に明らかになる。
参照数字が全体を通じて対応する部分を示す添付の図面
に関して読まれると、以下の詳細な説明から、より十分
に明らかになる。
好ましい実施例の説明
さて、種々の図面を詳細に参照すると、第１図には、こ
の発明のデコーダ／マルチプレクサ回路１０のブロック
図が示される。デコーダ／マルチプレクサ回路１０は、
１組（多数）のステータスまたは入力論理信号を受取り
、それは入力ライン１２．１４．１６．１８および２０
上で電力ライン上のラインステータス状態を表わし得る
。これらのステータス論理信号は、入力ライン１２上の
入力信号ＶＬ、入カシカライン１４上ｌ、入力ライン１
６上のＨ■、入力ライン１８上のＲＩ、および入力ライ
ン２０上のＯＬからなる。たとえば、入力信号ＶＬは低
電圧状態に対応し、それはライン電圧が、予め設定され
た電圧レベル以下まで減じるとハイまたは「１」の論理
レベルまで活性化される。入力信号Ｎｌはオープンルー
プ（無電流）状態に対応し、それはライン電流が、予め
設定された電流レベルまで減じると「１」の論理レベル
まで活性化される。入力信号ＨＩは電流過負荷（高電流
）状態に対応し、それはライン電流が、利用可能な最大
電流を示す予め定められた値を超えると「１」の論理レ
ベルまで活性化される。入力信号ＲＩは逆電流状態に対
応し、それは電流が逆方向でありかつ予め選択された値
を超えると「１」の論理レベルまで活性化される。最終
的に、入力信号ＯＬは過負荷温度状態に対応し、それは
１４０℃のような予め選択された高い温度を超えると「
１」の論理レベルまで活性化される。
の発明のデコーダ／マルチプレクサ回路１０のブロック
図が示される。デコーダ／マルチプレクサ回路１０は、
１組（多数）のステータスまたは入力論理信号を受取り
、それは入力ライン１２．１４．１６．１８および２０
上で電力ライン上のラインステータス状態を表わし得る
。これらのステータス論理信号は、入力ライン１２上の
入力信号ＶＬ、入カシカライン１４上ｌ、入力ライン１
６上のＨ■、入力ライン１８上のＲＩ、および入力ライ
ン２０上のＯＬからなる。たとえば、入力信号ＶＬは低
電圧状態に対応し、それはライン電圧が、予め設定され
た電圧レベル以下まで減じるとハイまたは「１」の論理
レベルまで活性化される。入力信号Ｎｌはオープンルー
プ（無電流）状態に対応し、それはライン電流が、予め
設定された電流レベルまで減じると「１」の論理レベル
まで活性化される。入力信号ＨＩは電流過負荷（高電流
）状態に対応し、それはライン電流が、利用可能な最大
電流を示す予め定められた値を超えると「１」の論理レ
ベルまで活性化される。入力信号ＲＩは逆電流状態に対
応し、それは電流が逆方向でありかつ予め選択された値
を超えると「１」の論理レベルまで活性化される。最終
的に、入力信号ＯＬは過負荷温度状態に対応し、それは
１４０℃のような予め選択された高い温度を超えると「
１」の論理レベルまで活性化される。
デコーダ／マルチプレクサ回路１０はまた、それぞれの
入力ライン２２および２４上で真の入力制御信号ＡＯお
よびその補数ＡＯＮを受取る。真のおよび補数のアドレ
ス入力信号ＡＲＯ１ＡＲＯＮ、ＡＲＩ、ＡＲＩＮ、ＡＲ
２およびＡＲ２Ｎは、入力ライン２６．２８．３０．３
２．３４および３６上でそれぞれ受取られる。データラ
ッチ入力信号ＤＲＮは入力ライン３８上に与えられ、か
つバイアス電圧信号ＶＢＢは入力ライン４０上に与えら
れる。１個の出力ライン４２は、マルチプレクサ１０か
らデータアウト信号ＤＡＴＡを発生ずのに用いられる。
入力ライン２２および２４上で真の入力制御信号ＡＯお
よびその補数ＡＯＮを受取る。真のおよび補数のアドレ
ス入力信号ＡＲＯ１ＡＲＯＮ、ＡＲＩ、ＡＲＩＮ、ＡＲ
２およびＡＲ２Ｎは、入力ライン２６．２８．３０．３
２．３４および３６上でそれぞれ受取られる。データラ
ッチ入力信号ＤＲＮは入力ライン３８上に与えられ、か
つバイアス電圧信号ＶＢＢは入力ライン４０上に与えら
れる。１個の出力ライン４２は、マルチプレクサ１０か
らデータアウト信号ＤＡＴＡを発生ずのに用いられる。
動作において、電力ライン上のラインステータス状態に
対応する５個のステーター ９ ＝ ス論理信号の各々は、真のおよび補数のアドレス入力信
号ＡＲＯ・・・ＡＲ２Ｎに応答するデータ出力信号とし
て出力ライン４２に現われるように選択され得る。
対応する５個のステーター ９ ＝ ス論理信号の各々は、真のおよび補数のアドレス入力信
号ＡＲＯ・・・ＡＲ２Ｎに応答するデータ出力信号とし
て出力ライン４２に現われるように選択され得る。
第２図では、第１図のデコーダ／マルチプレクサ回路１
０の詳細な概略回路図が示される。マルチプレクサ１０
は、バイポーラＮＰＮ型の複数個のデコードトランジス
タＱ７ないしＱ１２から形成されるアレイを含む。マル
チプレクサはまた、第１の制御トランジスタ０１３およ
び第２の制御トランジスタＱ１４を含み、その両方はバ
イポーラＮＰＮ型である。デコードおよび制御トランジ
スタＱ７ないしＱ１４のコレクタ領域のすべては一般に
、電源電圧または電位ｖＣＣに結合される大きいエピタ
キシャル層のポケットにおいてともに形成される。真の
および補数のアドレス入力信号ＡＲ２Ｎ・・・ＡＲＯな
らびに真のおよび補数の制御入力信号ＡＯおよびＡＯＮ
は、デコードおよび制御トランジスタＱ７ないしＱ１４
のベースにそれぞれ接続される。複数個の実質的に並列
な入力ライン１２．１４．１６．１８および２ｏが設け
られ、そこでその各々のものは、その一端部においてス
テータス論理信号ＶＬ、ＮＩ、ＨＩ、Ｒ１およびＯＬの
うちの１個に接続される。
０の詳細な概略回路図が示される。マルチプレクサ１０
は、バイポーラＮＰＮ型の複数個のデコードトランジス
タＱ７ないしＱ１２から形成されるアレイを含む。マル
チプレクサはまた、第１の制御トランジスタ０１３およ
び第２の制御トランジスタＱ１４を含み、その両方はバ
イポーラＮＰＮ型である。デコードおよび制御トランジ
スタＱ７ないしＱ１４のコレクタ領域のすべては一般に
、電源電圧または電位ｖＣＣに結合される大きいエピタ
キシャル層のポケットにおいてともに形成される。真の
および補数のアドレス入力信号ＡＲ２Ｎ・・・ＡＲＯな
らびに真のおよび補数の制御入力信号ＡＯおよびＡＯＮ
は、デコードおよび制御トランジスタＱ７ないしＱ１４
のベースにそれぞれ接続される。複数個の実質的に並列
な入力ライン１２．１４．１６．１８および２ｏが設け
られ、そこでその各々のものは、その一端部においてス
テータス論理信号ＶＬ、ＮＩ、ＨＩ、Ｒ１およびＯＬの
うちの１個に接続される。
バイポーラＮＰＮ型の出力トランジスタＱ６は、コレク
タ、長いベースストリップＢ６および複数個のエミッタ
Ｅ１ないしＲ７を用いて形成される。
タ、長いベースストリップＢ６および複数個のエミッタ
Ｅ１ないしＲ７を用いて形成される。
エミッタＥ１ないしＲ７の各々は、１人カライン１２な
いし２０の他方の端部に接続される。換言すれば、エミ
ッタＥ１は入力ライン１２に接続され、エミッタＥ２は
入力ライン１４に接続され、以下同様である。デコード
トランジスタＱ７ないしＱ１２の各々はまた、長いベー
スストリップＢ７ないしＢ１２を用いてそれぞれ形成さ
れる。ベースストリップＢ７は、エミッタ４４および４
６が設けられる。エミッタ４４は、入力ライン２０に接
続される。エミッタ４６は、入力ラインに並列な共通の
ラインＬ１に接続される。ベースストリップＢ７は、入
力ライン１２．１４．１６および入力ラインにも並列な
共通のラインＬ２に関して開いたままである。ベースス
トリップＢ８は、それぞれの入力ライン１２．１４．１
６および１８に接続されるエミッタ４８．５０．５２お
よび５４が設けられる。ベースストリップＢ８は、入力
ライン２０ＳＬｌおよびＲ２に関して開いたままである
。ベースストリップＢ９は、それぞれの入力ライン１６
．１８．２０およびＬｌに接続されるエミッタ５８．６
０．５９および６３が設けられる。ベースストリップＢ
９は、入力ライン１２．１４およびＲ２に関して開いた
ままである。
いし２０の他方の端部に接続される。換言すれば、エミ
ッタＥ１は入力ライン１２に接続され、エミッタＥ２は
入力ライン１４に接続され、以下同様である。デコード
トランジスタＱ７ないしＱ１２の各々はまた、長いベー
スストリップＢ７ないしＢ１２を用いてそれぞれ形成さ
れる。ベースストリップＢ７は、エミッタ４４および４
６が設けられる。エミッタ４４は、入力ライン２０に接
続される。エミッタ４６は、入力ラインに並列な共通の
ラインＬ１に接続される。ベースストリップＢ７は、入
力ライン１２．１４．１６および入力ラインにも並列な
共通のラインＬ２に関して開いたままである。ベースス
トリップＢ８は、それぞれの入力ライン１２．１４．１
６および１８に接続されるエミッタ４８．５０．５２お
よび５４が設けられる。ベースストリップＢ８は、入力
ライン２０ＳＬｌおよびＲ２に関して開いたままである
。ベースストリップＢ９は、それぞれの入力ライン１６
．１８．２０およびＬｌに接続されるエミッタ５８．６
０．５９および６３が設けられる。ベースストリップＢ
９は、入力ライン１２．１４およびＲ２に関して開いた
ままである。
ベースストリップ８１．０は、それぞれの入力ライン１
２および１４に接続されるエミッタ６２および６４が設
けられる。ベースストリップＢＩＯは、入力ライン１６
．１８．２０、ＬｌおよびＲ２に関して開いたままであ
る。
２および１４に接続されるエミッタ６２および６４が設
けられる。ベースストリップＢＩＯは、入力ライン１６
．１８．２０、ＬｌおよびＲ２に関して開いたままであ
る。
さらに、ベースストリップＢｌｌは、それぞれの入力ラ
イン１４．１８および２０に接続されるエミッタ７２．
７４および７６が設けられる。ベースストリップＢｌｌ
は、入力ライン１２．１６、ＬｌおよびＲ２に関して開
いたままである。べ−スストリップＢ１２は、それぞれ
の入力ライン１２．１６、ＬｌおよびＲ２に接続される
エミッタ７８．８０．８２および８４が設けられる。ベ
ースストリップＢ１２は、入力ライン１４．１８および
２０に関して開いたままである。制御トランジスタ０１
３のベースストリップＢ１３は、ラインＬ２に接続され
るエミッタ８６が設けられ、他の入力ラインに関して開
いたままである。制御トランジスタＱ１４のベーススト
リップＢ１４は、それぞれの入力ライン１２．１４．１
６．１８．２０およびＬｌに接続されるエミッタ８８．
９０゜９２．９４．９６および９８が設けられる。この
態様で、アレイはエミッタ接続または入力ライン１２な
いし２０、ＬｌおよびＲ２に関する開放のいずれかを有
するように選択的にプログラミングされる。
イン１４．１８および２０に接続されるエミッタ７２．
７４および７６が設けられる。ベースストリップＢｌｌ
は、入力ライン１２．１６、ＬｌおよびＲ２に関して開
いたままである。べ−スストリップＢ１２は、それぞれ
の入力ライン１２．１６、ＬｌおよびＲ２に接続される
エミッタ７８．８０．８２および８４が設けられる。ベ
ースストリップＢ１２は、入力ライン１４．１８および
２０に関して開いたままである。制御トランジスタ０１
３のベースストリップＢ１３は、ラインＬ２に接続され
るエミッタ８６が設けられ、他の入力ラインに関して開
いたままである。制御トランジスタＱ１４のベーススト
リップＢ１４は、それぞれの入力ライン１２．１４．１
６．１８．２０およびＬｌに接続されるエミッタ８８．
９０゜９２．９４．９６および９８が設けられる。この
態様で、アレイはエミッタ接続または入力ライン１２な
いし２０、ＬｌおよびＲ２に関する開放のいずれかを有
するように選択的にプログラミングされる。
デコーダ／マルチプレクサ回路１ｏはさらに、バイポー
ラＰＮＰ型の電流ミラートランジスタＱ１を含み、それ
はそのエミッタが電源電位Ｖｃｃに接続され、かつその
コレクタＣ１のうちの１個が出力ライン４２に接続され
る。電流ミラートランジスタＱ１は、そのベースが他の
コレクタＣ２および出力トランジスタＱ６のコレクタに
接続される。出力トランジスタＱ６のベースは、バイア
ス電圧ＶＢＢを受取るために入力ライン４０に接続され
る。コンバータトランジスタＱ５は論理電圧を電流に変
換するために設けられ、かつそのコレクタが電源電位Ｖ
ＣＣに接続され、かつそのエミッタが共通のラインＬ１
に接続される。コンバータトランジスタＱ５のベースは
、論理電圧を規定するデータラッチ入力信号ＤＲＮを受
取るために入力ライン３８に接続される。トランジスタ
Ｑ２および抵抗器Ｒ１から形成された第１の電流源は、
共通のラインＬ２と接地電位との間に接続される。トラ
ンジスタＱ３および抵抗器Ｒ２から形成された第２の電
流源は、入力ラインＬ１と接地電位との間に接続される
。トランジスタＱ４およ接続される。トランジスタＱ２
、Ｑ３およびＱ４のベースは、ともに、かつ基準電圧ｖ
Ｃ８に接続される。デコーダ／マルチプレクサ回路１０
に与えられる入力信号のすべては通常、電流信号である
。電圧レベル論理入力を調整するために、コンバータト
ランジスタＱ５および関連の第１のないし第３の電流源
が用いられる。入力信号ＤＲＮからなる電圧レベル論理
は、入力ライン３８に与えられる。バイアス電圧ＶＢＢ
に関するこの電圧レベルに依存して、第２の電流源トラ
ンジスタＱ３からの電流が、コンバータトランジスタＱ
５または制御トランジスタＱ１４のいずれかを介して通
過される。
ラＰＮＰ型の電流ミラートランジスタＱ１を含み、それ
はそのエミッタが電源電位Ｖｃｃに接続され、かつその
コレクタＣ１のうちの１個が出力ライン４２に接続され
る。電流ミラートランジスタＱ１は、そのベースが他の
コレクタＣ２および出力トランジスタＱ６のコレクタに
接続される。出力トランジスタＱ６のベースは、バイア
ス電圧ＶＢＢを受取るために入力ライン４０に接続され
る。コンバータトランジスタＱ５は論理電圧を電流に変
換するために設けられ、かつそのコレクタが電源電位Ｖ
ＣＣに接続され、かつそのエミッタが共通のラインＬ１
に接続される。コンバータトランジスタＱ５のベースは
、論理電圧を規定するデータラッチ入力信号ＤＲＮを受
取るために入力ライン３８に接続される。トランジスタ
Ｑ２および抵抗器Ｒ１から形成された第１の電流源は、
共通のラインＬ２と接地電位との間に接続される。トラ
ンジスタＱ３および抵抗器Ｒ２から形成された第２の電
流源は、入力ラインＬ１と接地電位との間に接続される
。トランジスタＱ４およ接続される。トランジスタＱ２
、Ｑ３およびＱ４のベースは、ともに、かつ基準電圧ｖ
Ｃ８に接続される。デコーダ／マルチプレクサ回路１０
に与えられる入力信号のすべては通常、電流信号である
。電圧レベル論理入力を調整するために、コンバータト
ランジスタＱ５および関連の第１のないし第３の電流源
が用いられる。入力信号ＤＲＮからなる電圧レベル論理
は、入力ライン３８に与えられる。バイアス電圧ＶＢＢ
に関するこの電圧レベルに依存して、第２の電流源トラ
ンジスタＱ３からの電流が、コンバータトランジスタＱ
５または制御トランジスタＱ１４のいずれかを介して通
過される。
動作において、真のおよび補数の制御信号がＡＯ＝０お
よびＡＯＮ−１であるとき、第２の制御トランジスタＱ
１４がオンにされかつ第１の制御トランジスタＱ１３が
オフにされるので、デコーダ／マルチプレクサ回路１０
が不能化される。その結果、電流がエミッタ８８ないし
９８の各々を介して流れ、かつこうして入力論理信号Ｖ
Ｌ、ＮＩ、ＨＩ、Ｒ１およびＯＬのすべてが、出力トラ
ンジスタＱ６および電流ミラートランジスタＱ１を介し
て出力ライン４２に通過するのを妨げる。
よびＡＯＮ−１であるとき、第２の制御トランジスタＱ
１４がオンにされかつ第１の制御トランジスタＱ１３が
オフにされるので、デコーダ／マルチプレクサ回路１０
が不能化される。その結果、電流がエミッタ８８ないし
９８の各々を介して流れ、かつこうして入力論理信号Ｖ
Ｌ、ＮＩ、ＨＩ、Ｒ１およびＯＬのすべてが、出力トラ
ンジスタＱ６および電流ミラートランジスタＱ１を介し
て出力ライン４２に通過するのを妨げる。
制御信号がＡＯ−１およびＡＯＮ−０であるとき、入力
論理信号のうちの１個が、アドレス入力端子２６ないし
３６に与えられるアドレスコードに応答して出力ライン
４２に通過するように、マルチプレクサ１０が可能化さ
れる。通常の動作では、真の制御信号がＡＯ−１である
ことが仮定される。
論理信号のうちの１個が、アドレス入力端子２６ないし
３６に与えられるアドレスコードに応答して出力ライン
４２に通過するように、マルチプレクサ１０が可能化さ
れる。通常の動作では、真の制御信号がＡＯ−１である
ことが仮定される。
第２図の回路のための出力ライン４２における特定のス
テータス論理信号をアクセスするための、アドレス入力
信号のためのコードが、以下に記録される。
テータス論理信号をアクセスするための、アドレス入力
信号のためのコードが、以下に記録される。
１ ０ ０ ０ＶＬ（低電圧）
１ ０ ０ １ＮＩ（オープンループ電流）
１ ０ １ ０ＨＩ（過負荷電流）１ ０
１ １ＲＩ（逆電流） １１０１０Ｌ（過負荷温度） １ １ １ ０ＤＲＮ（データラッチ入力） ｏｘｘｘ アドレスラッチ読出 特定の例として、低電圧を示すステータス論理信号ＶＬ
をアクセスするために、アドレス入力信号は、トランジ
スタＱ８、ＱＩＯおよびＱ１２のベースに与えられるＡ
Ｒ２−０、ＡＲ１＝ＯおよびＡＲＯ＝Ｏである。このよ
うに、これらのトランジスタはすべて、エミッタ４ｇ、
６２および７８を介して電流が流れないようにオフにさ
れる。
１ １ＲＩ（逆電流） １１０１０Ｌ（過負荷温度） １ １ １ ０ＤＲＮ（データラッチ入力） ｏｘｘｘ アドレスラッチ読出 特定の例として、低電圧を示すステータス論理信号ＶＬ
をアクセスするために、アドレス入力信号は、トランジ
スタＱ８、ＱＩＯおよびＱ１２のベースに与えられるＡ
Ｒ２−０、ＡＲ１＝ＯおよびＡＲＯ＝Ｏである。このよ
うに、これらのトランジスタはすべて、エミッタ４ｇ、
６２および７８を介して電流が流れないようにオフにさ
れる。
補数のアドレス入力信号ＡＲ２Ｎ＝１、ＡＲＩＮ−１お
よびＡＲＯＮ−１がトランジスタＱ７、Ｑ９およびＱｌ
ｌのベースに与えられるので、これらのトランジスタは
、電流がエミッタ４４．５８．６０および７２を介して
流れるようにされるようにオンにされる。これは、入力
信号ＮＩ、ＨＩ。
よびＡＲＯＮ−１がトランジスタＱ７、Ｑ９およびＱｌ
ｌのベースに与えられるので、これらのトランジスタは
、電流がエミッタ４４．５８．６０および７２を介して
流れるようにされるようにオンにされる。これは、入力
信号ＮＩ、ＨＩ。
Ｒ１およびＯＬが出力ライン４２に通過するのを妨げる
。その結果、入力信号ＶＬのみが出力トランジスタＱ６
および負荷トランジスタＱ１を介し＝ １７ − て出力ライン４２に通過する。類似の態様で、上に記録
された他のコードの各々に対して、論理信号Ｎｌ、ＨＩ
、Ｒ１およびＯＬがアクセスされ得ることが示され得る
。
。その結果、入力信号ＶＬのみが出力トランジスタＱ６
および負荷トランジスタＱ１を介し＝ １７ − て出力ライン４２に通過する。類似の態様で、上に記録
された他のコードの各々に対して、論理信号Ｎｌ、ＨＩ
、Ｒ１およびＯＬがアクセスされ得ることが示され得る
。
第３図では、その設計のレイアウトを例示する、デコー
ダ／マルチプレクサ回路の平面図が示される。見られ得
るように、アレイは、すべてが１個の大きいエピタキシ
ャル層またはポケットＥＰＩ内に適合されるそのコレク
タを有するトランジスタＱ７ないしＱ１４から形成され
る。このポケットにおいて、トランジスタＱ７ないしＱ
１４のコレクタ領域のすべては一般に形成され、かつ
電源電位ＶＣＣに結合される。ベースストリップＢ７な
いしＢ１４は、真のおよび補数のアドレス入力信号ＡＲ
Ｏ・・・ＡＲ２Ｎならびに制御信号ＡＯおよびＡＯＮを
受取るためにポケット内で水平に配置される。入力ライ
ン１２．１４．１６．１８および２０は、それぞれのス
テータス論理信号ＶＬ。
ダ／マルチプレクサ回路の平面図が示される。見られ得
るように、アレイは、すべてが１個の大きいエピタキシ
ャル層またはポケットＥＰＩ内に適合されるそのコレク
タを有するトランジスタＱ７ないしＱ１４から形成され
る。このポケットにおいて、トランジスタＱ７ないしＱ
１４のコレクタ領域のすべては一般に形成され、かつ
電源電位ＶＣＣに結合される。ベースストリップＢ７な
いしＢ１４は、真のおよび補数のアドレス入力信号ＡＲ
Ｏ・・・ＡＲ２Ｎならびに制御信号ＡＯおよびＡＯＮを
受取るためにポケット内で水平に配置される。入力ライ
ン１２．１４．１６．１８および２０は、それぞれのス
テータス論理信号ＶＬ。
Ｎｌ５Ｈ１，ＲＩおよびＯＬを受取るために垂直に配置
される。コンタクト接続Ｅは、入力ライン１２ないし２
０、ＬｌおよびＬ２とともに、トランジスタＱ７ないし
Ｑｌ４の特定のものに対する複数個のエミッタ４４ない
し９８を形成するために種々のベースストリップをプロ
グラミングするように選択的に配置される。
される。コンタクト接続Ｅは、入力ライン１２ないし２
０、ＬｌおよびＬ２とともに、トランジスタＱ７ないし
Ｑｌ４の特定のものに対する複数個のエミッタ４４ない
し９８を形成するために種々のベースストリップをプロ
グラミングするように選択的に配置される。
上の詳細な説明から、そのコレクタ領域が一般に１個の
大きなエピタキシャルポケットにおいて形成される複数
個のトランジスタから形成される改良されたデコーダ／
マルチプレクサ回路をこの発明が提供し、それによって
所要のチップ区域の量を減じることがこのようにわかる
。さらに、この発明のマルチプレクサ回路は、比較的少
数のトランジスタ構成要素を用いて形成される。
大きなエピタキシャルポケットにおいて形成される複数
個のトランジスタから形成される改良されたデコーダ／
マルチプレクサ回路をこの発明が提供し、それによって
所要のチップ区域の量を減じることがこのようにわかる
。さらに、この発明のマルチプレクサ回路は、比較的少
数のトランジスタ構成要素を用いて形成される。
現在この発明の好ましい実施例であると考えられるもの
が例示されかつ述べられたが、種々の変化および変更が
なされてもよく、かつこの発明の真の範囲を逸脱するこ
となく均等物がそのエレメントに代用されてもよいこと
が当業者により理解される。さらに、その中心的範囲を
逸脱することなくこの発明の教示に、特定の状態または
材料を適合させるように多くの変更がなされてもよい。
が例示されかつ述べられたが、種々の変化および変更が
なされてもよく、かつこの発明の真の範囲を逸脱するこ
となく均等物がそのエレメントに代用されてもよいこと
が当業者により理解される。さらに、その中心的範囲を
逸脱することなくこの発明の教示に、特定の状態または
材料を適合させるように多くの変更がなされてもよい。
それゆえに、この発明が、この発明を実施するために企
図された最良のモードとして開示された特定の実施例に
制限されるものではなく、この発明が前掲の特許請求の
範囲内のすべての実施例を含むことが意図されている。
図された最良のモードとして開示された特定の実施例に
制限されるものではなく、この発明が前掲の特許請求の
範囲内のすべての実施例を含むことが意図されている。
第１図は、この発明のデコーダ／マルチプレクサ回路の
ブロック図である。 第２図は、第１図のデコーダ／マルチプレクサ回路の詳
細な概略回路図である。 第３図は、その設計レイアウトを例示する、デコーダ／
マルチプレクサ回路の平面図である。 図において、１０はデコーダ／マルチプレクサ回路、１
２ないし４０ＳＬＬおよびＬ２は入力ライン、４２は出
力ライン、Ｂ７ないしＢ１４はベースストリップ、Ｃ１
およびＣ２はコレクタ、ＥｌないしＥｌ、および４４な
いし９８はエミッタ、ＱｌないしＱｌ４はトランジスタ
である。
ブロック図である。 第２図は、第１図のデコーダ／マルチプレクサ回路の詳
細な概略回路図である。 第３図は、その設計レイアウトを例示する、デコーダ／
マルチプレクサ回路の平面図である。 図において、１０はデコーダ／マルチプレクサ回路、１
２ないし４０ＳＬＬおよびＬ２は入力ライン、４２は出
力ライン、Ｂ７ないしＢ１４はベースストリップ、Ｃ１
およびＣ２はコレクタ、ＥｌないしＥｌ、および４４な
いし９８はエミッタ、ＱｌないしＱｌ４はトランジスタ
である。
Claims (10)
- （１）複数個の入力信号のうちの１個を選択するための
デコーダ／マルチプレクサ回路であって、 複数個の実質的に並列な入力ラインと、 複数個の入力信号とを含み、前記複数個の入力信号の各
々のものが前記入力ラインの対応するものの一端部に接
続され、さらに 各々がコレクタ、長いベースストリップおよび予め選択
された数のエミッタで形成される複数個のデコードトラ
ンジスタと、 前記入力ラインの各々の他方の端部に結合された出力ラ
インと、 前記複数個のデコードトランジスタの前記ベースに接続
される複数個のアドレス入力信号とを含み、 前記デコードトランジスタのコレクタの各々が一般に、
大きいエピタキシャルポケット内で形成され、前記ベー
スストリップの各々が、前記入力ラインのあるものへの
接続のために、選択された数のエミッタで形成され、 前記デコードトランジスタが、前記アドレス信号に応答
して、アドレスコードに従って前記入力信号の各々のも
のを前記出力ラインに通過させる、デコーダ／マルチプ
レクサ回路。 - （２）コレクタ、ベース、および複数個のエミッタで形
成された出力トランジスタをさらに含み、前記出力トラ
ンジスタは、そのコレクタが出力ラインに結合され、か
つそのベースがバイアス電圧に結合され、前記出力トラ
ンジスタの各エミッタが、前記入力ラインのうちの１個
の他方の端部に接続される、特許請求の範囲第１項に記
載のデコーダ／マルチプレクサ回路。 - （３）そのベースが前記出力トランジスタのコレクタに
接続され、かつそのコレクタが出力ラインに接続される
負荷トランジスタをさらに含む、特許請求の範囲第２項
に記載のデコーダ／マルチプレクサ回路。 - （４）各エミッタが、前記デコーダ／マルチプレクサ回
路の不能化ために前記入力ラインのうちの１個の前記一
方の端部に接続される複数個のエミッタを有する制御ト
ランジスタをさらに含む、特許請求の範囲第３項に記載
のデコーダ／マルチプレクサ回路。 - （５）前記デコードトランジスタがＮＰＮ型のバイポー
ラトランジスタである、特許請求の範囲第１項に記載の
デコーダ／マルチプレクサ回路。 - （６）前記出力トランジスタがＮＰＮ型のバイポーラト
ランジスタである、特許請求の範囲第２項に記載のデコ
ーダ／マルチプレクサ回路。 - （７）前記負荷トランジスタがＰＮＰ型のバイポーラト
ランジスタである、特許請求の範囲第３項に記載のデコ
ーダ／マルチプレクサ回路。 - （８）前記制御トランジスタがＮＰＮ型のバイポーラト
ランジスタである、特許請求の範囲第４項に記載のデコ
ーダ／マルチプレクサ回路。 - （９）論理電圧を電流に変換するコンバータトランジス
タをさらに含み、そのコンバータトランジスタのベース
が、電圧レベル論理入力を受取るように接続される、特
許請求の範囲第１項に記載のデコーダ／マルチプレクサ
回路。 - （１０）前記デコーダトランジスタの前記コレクタが電
源電位に接続される、特許請求の範囲第１項に記載のデ
コーダ／マルチプレクサ回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/908,478 US4743899A (en) | 1986-09-17 | 1986-09-17 | Decoder/multiplexer circuit including multi-emitter transistors |
| US908478 | 2001-07-18 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6376621A true JPS6376621A (ja) | 1988-04-06 |
Family
ID=25425867
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62229433A Pending JPS6376621A (ja) | 1986-09-17 | 1987-09-11 | デコーダ／マルチプレクサ回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4743899A (ja) |
| EP (1) | EP0262827A1 (ja) |
| JP (1) | JPS6376621A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008137658A (ja) * | 2006-11-29 | 2008-06-19 | Inax Corp | 梱包箱 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5175446A (en) * | 1991-02-14 | 1992-12-29 | Thomson, S.A. | Demultiplexer including a three-state gate |
| DE19823739A1 (de) * | 1997-10-24 | 1999-11-11 | Voith Sulzer Papiertech Patent | Auftragsverfahren und -vorrichtung |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3402330A (en) * | 1966-05-16 | 1968-09-17 | Honeywell Inc | Semiconductor integrated circuit apparatus |
| US4354266A (en) * | 1979-10-31 | 1982-10-12 | Gte Laboratories Incorporated | Multiplexor with decoding |
| JPS5843836B2 (ja) * | 1979-12-21 | 1983-09-29 | 富士通株式会社 | デコ−ダ回路 |
| US4378508A (en) * | 1980-09-29 | 1983-03-29 | Bell Telephone Laboratories, Incorporated | EFL Logic arrays |
| DE3204900C2 (de) * | 1982-02-12 | 1983-12-15 | Siemens AG, 1000 Berlin und 8000 München | Koppelanordnung |
| US4486880A (en) * | 1982-12-09 | 1984-12-04 | Motorola, Inc. | Output multiplexer having one gate delay |
| US4524443A (en) * | 1983-12-22 | 1985-06-18 | Sperry Corporation | High speed solid state multiplexer |
-
1986
- 1986-09-17 US US06/908,478 patent/US4743899A/en not_active Expired - Lifetime
-
1987
- 1987-09-11 EP EP87308056A patent/EP0262827A1/en not_active Withdrawn
- 1987-09-11 JP JP62229433A patent/JPS6376621A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008137658A (ja) * | 2006-11-29 | 2008-06-19 | Inax Corp | 梱包箱 |
Also Published As
| Publication number | Publication date |
|---|---|
| US4743899A (en) | 1988-05-10 |
| EP0262827A1 (en) | 1988-04-06 |
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