JPH03228351A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH03228351A JPH03228351A JP2024606A JP2460690A JPH03228351A JP H03228351 A JPH03228351 A JP H03228351A JP 2024606 A JP2024606 A JP 2024606A JP 2460690 A JP2460690 A JP 2460690A JP H03228351 A JPH03228351 A JP H03228351A
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- JP
- Japan
- Prior art keywords
- signal
- input terminal
- terminal
- switch
- signal input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/541—Dispositions of bond wires
- H10W72/547—Dispositions of multiple bond wires
- H10W72/5473—Dispositions of multiple bond wires multiple bond wires connected to a common bond pad
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、外部との接続部を複数個有する半導体装置
に係り、特に接続部の選択に関するものである。
に係り、特に接続部の選択に関するものである。
［従来の技術］
第４図（ａ）、（ｂ）、（ｃ）に従来の半導体装置の概
略を示す。図において、１．ｌａ、ｌｂは半導体内部回
路と外部とを接続する接続部、２は半導体チップ、３は
ＩＣチップ、４は信号配線を示す。
略を示す。図において、１．ｌａ、ｌｂは半導体内部回
路と外部とを接続する接続部、２は半導体チップ、３は
ＩＣチップ、４は信号配線を示す。
次にそれぞれの違いについて説明する。
第４図（ａ）の例は外部接続部が品種の形状により異な
る場合で、接続部１ａおよび１ｂを共通に接続し、どち
らに外部からの接続があっても良いようにした例であろ
うまた、第４図（ｂ）、（Ｃ）はそれぞれ独立した素子
として別チップに仕上げた時の状態を示す。
る場合で、接続部１ａおよび１ｂを共通に接続し、どち
らに外部からの接続があっても良いようにした例であろ
うまた、第４図（ｂ）、（Ｃ）はそれぞれ独立した素子
として別チップに仕上げた時の状態を示す。
上記のような従来の半導体装置は、２つ以上の外部との
接続部１，１ａ、ｌｂが内部で接続されたり、独立した
チップとして別々に構成されているので、それぞれ別々
にＩＣ作成マスクを作らなければならないほか、内部で
接続することで通常の２倍近くの容量を持つようになる
ため特性上問題があった。
接続部１，１ａ、ｌｂが内部で接続されたり、独立した
チップとして別々に構成されているので、それぞれ別々
にＩＣ作成マスクを作らなければならないほか、内部で
接続することで通常の２倍近くの容量を持つようになる
ため特性上問題があった。
この発明は、上記のような問題点を解消するためになさ
れたもので、内部容量が増加することなく、また、同−
ＩＣチップにより多種、多様の仕様を設計でき、特性の
向上および生産性の効率化が可能な半導体装置を得るこ
とを目的とする。
れたもので、内部容量が増加することなく、また、同−
ＩＣチップにより多種、多様の仕様を設計でき、特性の
向上および生産性の効率化が可能な半導体装置を得るこ
とを目的とする。
この発明に係る半導体装置は、複数個の接続部と内部回
路間に電源レベルの切換信号によって接続状態を切り換
える切換回路を設け、切換信号の入力端子を電源端子の
近傍に配設したものである。
路間に電源レベルの切換信号によって接続状態を切り換
える切換回路を設け、切換信号の入力端子を電源端子の
近傍に配設したものである。
この発明においては、切換信号の入力端子と電源端子（
ＧＮＤ端子を含む）とが接続されることにより、使用さ
れる外部との接続部が特定される。
ＧＮＤ端子を含む）とが接続されることにより、使用さ
れる外部との接続部が特定される。
第１図はこの発明の半導体装置の一実施例を説明するた
めの回路図である。第１図において、１１．１２はそれ
ぞれ前記接続部１ａ、ｌｂと接続される信号入力端子、
１３ａ、１３ｂは前記信号入力端子１１．１２から入力
される信号の切換えを制御する切換信号用入力端子、１
４．１５はＮチャネルＭＯ３＋−ランジスタからなるプ
ルダウン１−ランンスタ、１６，１７Ｌｔｌ・ランスミ
ツンヨンゲ−１・、２０は前記入力端子１３ａ、１３ｂ
からの信号により切換えを行う切換回路ブロックを示す
。また、第２図はＩＣチップ３上の配置の一例を示す平
面図で、５は電源端子、６はＧＮＤ端子、７はフレーム
のグイパッド部、８は７し一ムのワイヤボンディング端
子である。
めの回路図である。第１図において、１１．１２はそれ
ぞれ前記接続部１ａ、ｌｂと接続される信号入力端子、
１３ａ、１３ｂは前記信号入力端子１１．１２から入力
される信号の切換えを制御する切換信号用入力端子、１
４．１５はＮチャネルＭＯ３＋−ランジスタからなるプ
ルダウン１−ランンスタ、１６，１７Ｌｔｌ・ランスミ
ツンヨンゲ−１・、２０は前記入力端子１３ａ、１３ｂ
からの信号により切換えを行う切換回路ブロックを示す
。また、第２図はＩＣチップ３上の配置の一例を示す平
面図で、５は電源端子、６はＧＮＤ端子、７はフレーム
のグイパッド部、８は７し一ムのワイヤボンディング端
子である。
次に、第２図を参照して第１図に示した回路の動作につ
いて説明する。
いて説明する。
この回路では、入力端子１３ａを電源端子５と、または
入力端子１３ｂｅＧＮＤ端子６と接続する２ｂ式が考え
られる。
入力端子１３ｂｅＧＮＤ端子６と接続する２ｂ式が考え
られる。
まず、入力端子１３ａを電源端子５と接続した場合は、
信号入力端子１２に接続されているプルダウントランジ
スタ１５を“ＯＮ”状態とし、信号入力端子１１に接続
されているプルダウントランジスタ１４を“ＯＦＦ”状
態とする。また、切換回路ブロック２０は信号入力端子
１１からの接続上にあるトランスミッションゲ−１・１
ＳをＯＮ Ｉ＋状態にし、逆に信号入力端子１２からの
接続上にあるトランスミッションゲート Ｆ”状態とし、信号入力端子１１からの信号を内部に伝
えることができる。
信号入力端子１２に接続されているプルダウントランジ
スタ１５を“ＯＮ”状態とし、信号入力端子１１に接続
されているプルダウントランジスタ１４を“ＯＦＦ”状
態とする。また、切換回路ブロック２０は信号入力端子
１１からの接続上にあるトランスミッションゲ−１・１
ＳをＯＮ Ｉ＋状態にし、逆に信号入力端子１２からの
接続上にあるトランスミッションゲート Ｆ”状態とし、信号入力端子１１からの信号を内部に伝
えることができる。
次に入力端子１３ｂをＧＮＤ端子６に接続した場合、上
記の場合とは逆に信号入力端子１２に接続されているプ
ルダウントランジスタ１５がＯＦＦ”、信号入力端子１
１に接続されているプルダウン１−ランジスタ１４が’
ＯＮ” また、切換回路プロ・ツク２０内のトランスミ
ッンヨンゲ−１・１６がＯＦＦ” トランスミッシ
ョンゲート１７が゛ＯＮ″状態となり、信号入力端子１
２からの信号を内部に伝えることができる。
記の場合とは逆に信号入力端子１２に接続されているプ
ルダウントランジスタ１５がＯＦＦ”、信号入力端子１
１に接続されているプルダウン１−ランジスタ１４が’
ＯＮ” また、切換回路プロ・ツク２０内のトランスミ
ッンヨンゲ−１・１６がＯＦＦ” トランスミッシ
ョンゲート１７が゛ＯＮ″状態となり、信号入力端子１
２からの信号を内部に伝えることができる。
すなわち、この発明によれば、入力端子１３ａ。
１３ｂの一方を電源端子５またはＧＮＤ端子６に接続す
ることによって、信号入力端子１１．１２のうちの一方
が選択される構成としているので、あらかじめ信号入力
端子１１．１２をそれぞれ接続部１ａ，ｌｂに接続して
おけば、ワイヤボンディング端子８の形状を変更してワ
イヤボンディングするだけで容易に一方の接続部１ａま
たは１ｂを選択で゛き、接続部１ａの位置からの接続と
、接続部１ｂからの接続を同一チップを用いて行える。
ることによって、信号入力端子１１．１２のうちの一方
が選択される構成としているので、あらかじめ信号入力
端子１１．１２をそれぞれ接続部１ａ，ｌｂに接続して
おけば、ワイヤボンディング端子８の形状を変更してワ
イヤボンディングするだけで容易に一方の接続部１ａま
たは１ｂを選択で゛き、接続部１ａの位置からの接続と
、接続部１ｂからの接続を同一チップを用いて行える。
また、接続部ｌａ，ｌｂに接続されることになるプルダ
ウントランジスタ１４．１５は使用しない側の信号入力
端子１１または１２をフローティングにしないように固
定している。
ウントランジスタ１４．１５は使用しない側の信号入力
端子１１または１２をフローティングにしないように固
定している。
なお、上記実施例では、１本の内部信号を２本の入力端
子１３ａ，１３ｂから選択できる構成のものを示したが
、第３図に示すように、信号入力端子１１，１２に入力
される信号の組合せと信号入力端子１２．１８に入力さ
れる信号の組合せから選択する回路を構成することもで
きることはいうまでもない。
子１３ａ，１３ｂから選択できる構成のものを示したが
、第３図に示すように、信号入力端子１１，１２に入力
される信号の組合せと信号入力端子１２．１８に入力さ
れる信号の組合せから選択する回路を構成することもで
きることはいうまでもない。
この発明は以上説明したとおり、複数個の接続部と内部
回路間に電源レベルの切換信号によって接続状態を切り
換える切換回路を設け、切換信号の入力端子を電源端子
の近傍に配設したので、切換信号の入力端子と電源端子
（Ｇ Ｎ Ｄ端子を含む）とを接続するだけで使用され
る外部との接続部が特定できることになり、同一ＩＣチ
ップにより多種，多様の仕様を設計でき、特性の向上お
よび生産性の効率化を図ることができるという効果があ
リ、また、内部容量が増加することもない。
回路間に電源レベルの切換信号によって接続状態を切り
換える切換回路を設け、切換信号の入力端子を電源端子
の近傍に配設したので、切換信号の入力端子と電源端子
（Ｇ Ｎ Ｄ端子を含む）とを接続するだけで使用され
る外部との接続部が特定できることになり、同一ＩＣチ
ップにより多種，多様の仕様を設計でき、特性の向上お
よび生産性の効率化を図ることができるという効果があ
リ、また、内部容量が増加することもない。
第１図はこの発明の半導体装置の一実施例を説明するた
めに回路図、第２図はＩＣチップ上の配置の一例を示す
平面図、第３図はこの発明の他の実施例を示す回路図、
第４図は従来の半導体装置の概略を示す平面図である。 図において、１ａ、１ｂは接続部、３はＩＣチップ、５
は電源端子、６ばＧＮＤ端子、７はダイパ・フド部、８
はワイヤボンデ、ｒング端子、１１゜１２．１８は信号
入力端子、１３ａ、１３ｂは切換信号用入力端子、１４
．１５はプルダウントランジスタ、１６．１７＋ｉ＋・
ランスミッションゲート、２０は切換回路ブロックであ
る。 なお、各図中の同一符号は同一または相当部分をボす、
。
めに回路図、第２図はＩＣチップ上の配置の一例を示す
平面図、第３図はこの発明の他の実施例を示す回路図、
第４図は従来の半導体装置の概略を示す平面図である。 図において、１ａ、１ｂは接続部、３はＩＣチップ、５
は電源端子、６ばＧＮＤ端子、７はダイパ・フド部、８
はワイヤボンデ、ｒング端子、１１゜１２．１８は信号
入力端子、１３ａ、１３ｂは切換信号用入力端子、１４
．１５はプルダウントランジスタ、１６．１７＋ｉ＋・
ランスミッションゲート、２０は切換回路ブロックであ
る。 なお、各図中の同一符号は同一または相当部分をボす、
。
Claims (1)
- 外部との接続部を複数個有する半導体装置において、前
記複数個の接続部と内部回路間に電源レベルの切換信号
によって接続状態を切り換える切換回路を設け、前記切
換信号の入力端子を電源端子の近傍に配設したことを特
徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2024606A JPH03228351A (ja) | 1990-02-02 | 1990-02-02 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2024606A JPH03228351A (ja) | 1990-02-02 | 1990-02-02 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03228351A true JPH03228351A (ja) | 1991-10-09 |
Family
ID=12142811
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2024606A Pending JPH03228351A (ja) | 1990-02-02 | 1990-02-02 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03228351A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009193658A (ja) * | 2008-02-14 | 2009-08-27 | Hynix Semiconductor Inc | 半導体メモリ装置の入力回路及びその制御方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01280923A (ja) * | 1988-05-07 | 1989-11-13 | Mitsubishi Electric Corp | 半導体集積回路装置 |
-
1990
- 1990-02-02 JP JP2024606A patent/JPH03228351A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01280923A (ja) * | 1988-05-07 | 1989-11-13 | Mitsubishi Electric Corp | 半導体集積回路装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009193658A (ja) * | 2008-02-14 | 2009-08-27 | Hynix Semiconductor Inc | 半導体メモリ装置の入力回路及びその制御方法 |
| US8477557B2 (en) | 2008-02-14 | 2013-07-02 | SK Hynix Inc. | Input circuit of semiconductor memory apparatus and controlling method thereof |
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