JPS6378213A - Ｃｐｕリセツトシステム - Google Patents
ＣｐｕリセツトシステムInfo
- Publication number
- JPS6378213A JPS6378213A JP61222962A JP22296286A JPS6378213A JP S6378213 A JPS6378213 A JP S6378213A JP 61222962 A JP61222962 A JP 61222962A JP 22296286 A JP22296286 A JP 22296286A JP S6378213 A JPS6378213 A JP S6378213A
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- JP
- Japan
- Prior art keywords
- circuit
- reset
- output
- level
- signal
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- Granted
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ）産業上の利用分野
この発明はＣＰＵの電源オン・オフなどに伴い、ｃｐｕ
のリセット制御を行うＣＰＵリセットシステムに関する
。
のリセット制御を行うＣＰＵリセットシステムに関する
。
山）発明の概要
この発明に係るＣＰＵリセットシステムは、リセット解
除後所定のプログラムを実行するＣＰＵに対し、リセッ
ト信号の発生および解除を行うリセット制御回路を備え
るものであり、電源のオン・オフ直後などの電源が不安
定な状態においてＣＰＵをリセットすることによりＣＰ
Ｕが誤動作しないように制御する。
除後所定のプログラムを実行するＣＰＵに対し、リセッ
ト信号の発生および解除を行うリセット制御回路を備え
るものであり、電源のオン・オフ直後などの電源が不安
定な状態においてＣＰＵをリセットすることによりＣＰ
Ｕが誤動作しないように制御する。
この発明は特に、ＣＰＵの動作可能な状態でのみリセッ
ト状態を解除し、ｃｐｕの誤動作を確実に防止するもの
である。
ト状態を解除し、ｃｐｕの誤動作を確実に防止するもの
である。
（Ｃ）従来の技術
マイクロプロセッサなどからなるＣ Ｉ） Ｕを用いた
システムにおいて、電源の立ち上がり時にｃＰＵに対し
てリセット信号を発生し、電源電圧が安定した後リセッ
トを解除するリセット制御回路が備えられている。この
ようなリセット制御回路は、従来、電源電圧の変動やＣ
ＰＵが安定して動作する電圧の領域などをチェックする
回路が設けられていて、全体の回路は非常に複雑であっ
た。勿論、電源の立ち上がり時にＣＰＵに対して一定時
間だけリセット信号を発生するだけの回路であれば、簡
単なＣＬ時定数回路によってリセット制御回路を構成す
ることができるが、外来雑音や電源スィッチのチャタリ
ングなどに対しても安定したリセット動作を行う必要が
あった。
システムにおいて、電源の立ち上がり時にｃＰＵに対し
てリセット信号を発生し、電源電圧が安定した後リセッ
トを解除するリセット制御回路が備えられている。この
ようなリセット制御回路は、従来、電源電圧の変動やＣ
ＰＵが安定して動作する電圧の領域などをチェックする
回路が設けられていて、全体の回路は非常に複雑であっ
た。勿論、電源の立ち上がり時にＣＰＵに対して一定時
間だけリセット信号を発生するだけの回路であれば、簡
単なＣＬ時定数回路によってリセット制御回路を構成す
ることができるが、外来雑音や電源スィッチのチャタリ
ングなどに対しても安定したリセット動作を行う必要が
あった。
（ｄ）発明が解決しようとする問題点
ところが、このような従来のリセット制御回路は多数の
電子部品を用いて回路が構成されているため、回路基板
の占有率が比較的高く、小型の電子機器に用いることが
困難であった。また、装置全体のコストダウンを阻む原
因の一つでもあった。この発明は、このような従来の問
題点を解除して、少ない電子部品によって回路を構成し
、装置の小型化およびコストダウンを可能としたＣＰＵ
リセットシステムを提供することを目的としている。
電子部品を用いて回路が構成されているため、回路基板
の占有率が比較的高く、小型の電子機器に用いることが
困難であった。また、装置全体のコストダウンを阻む原
因の一つでもあった。この発明は、このような従来の問
題点を解除して、少ない電子部品によって回路を構成し
、装置の小型化およびコストダウンを可能としたＣＰＵ
リセットシステムを提供することを目的としている。
（ｅ）問題点を解決するための手段
この発明は、リセット解除後所定のプログラムを実行す
るＣＰＵに対し、電源の立ち上がり時にリセット信号を
発生する手段を含み、電源が安定した後、リセットを解
除するリセット制＜１ｔｄ回路を備えるＣＰＵリセット
システムにおいて、前記リセット制御回路に、商用電源
または商用電源を降圧した交流信号を全波整流し、一定
電圧にクランプして台形波を発生する台形波発生回路と
、商用電源から直流電圧信号を発生する直流電源回路と
、この直流電源回路の出力信号と前記台形波発生回路の
出力信号との論理積を求め、結果が論理１の時前記ＣＰ
ｔＪのリセットを解除する論理積回路と、を設けると
ともに、前記ＣＰＵにリセント解除後すセント解除状態
を維持するりセント解除信号を発生する手段を設けたこ
とを特徴とする。
るＣＰＵに対し、電源の立ち上がり時にリセット信号を
発生する手段を含み、電源が安定した後、リセットを解
除するリセット制＜１ｔｄ回路を備えるＣＰＵリセット
システムにおいて、前記リセット制御回路に、商用電源
または商用電源を降圧した交流信号を全波整流し、一定
電圧にクランプして台形波を発生する台形波発生回路と
、商用電源から直流電圧信号を発生する直流電源回路と
、この直流電源回路の出力信号と前記台形波発生回路の
出力信号との論理積を求め、結果が論理１の時前記ＣＰ
ｔＪのリセットを解除する論理積回路と、を設けると
ともに、前記ＣＰＵにリセント解除後すセント解除状態
を維持するりセント解除信号を発生する手段を設けたこ
とを特徴とする。
（ｆ）作用
以上の構成であれば、台形波発生回路は商用電源または
商用電源を降圧した交流信号が所定の電圧を越える時、
台形波を発生する。直流電源回路はＣＰＵに電源電圧が
印加されているとき、直流電圧信号を発生する。さらに
、論理積回路は直流電源から直流電圧が発生していて、
かつ台形波が発生している条件で論理１を発生する。こ
の論理積回路が論理ｌの信号を発生することによりｃｐ
Ｕのリセットを解除する。これにより、ＣＰＵは動作を
開始し、リセット解除状態を維持するリセット解除信号
を発生する。このことにより、電源がオフされるまでの
間、ＣＰＵはあらかじめ定められたプログラムによって
処理を行う。
商用電源を降圧した交流信号が所定の電圧を越える時、
台形波を発生する。直流電源回路はＣＰＵに電源電圧が
印加されているとき、直流電圧信号を発生する。さらに
、論理積回路は直流電源から直流電圧が発生していて、
かつ台形波が発生している条件で論理１を発生する。こ
の論理積回路が論理ｌの信号を発生することによりｃｐ
Ｕのリセットを解除する。これにより、ＣＰＵは動作を
開始し、リセット解除状態を維持するリセット解除信号
を発生する。このことにより、電源がオフされるまでの
間、ＣＰＵはあらかじめ定められたプログラムによって
処理を行う。
［ｇ）実施例
第１図はこの発明の実施例であるＣＰしリセットシステ
ムの回路図、第２図はその各部の波形を表す図である。
ムの回路図、第２図はその各部の波形を表す図である。
第１図において符号４は台形波発生回路を表す。台形波
発生回路４は商用電源＜ＡＣｌｏｏＶ）を降圧する電源
トランスＴと、このトランスＴの出力を全波整流するダ
イオードＤ１〜Ｄ４からなるダイオードブリッジＤＢと
、この全波整流された波形を一定電圧にクランプする抵
抗も４．ツェナーダイオードＺＤおよび台形波が発生さ
れていない時この回路の出力電位を“Ｌ”レベルにプル
ダウンする抵抗セ５から構成されている。
発生回路４は商用電源＜ＡＣｌｏｏＶ）を降圧する電源
トランスＴと、このトランスＴの出力を全波整流するダ
イオードＤ１〜Ｄ４からなるダイオードブリッジＤＢと
、この全波整流された波形を一定電圧にクランプする抵
抗も４．ツェナーダイオードＺＤおよび台形波が発生さ
れていない時この回路の出力電位を“Ｌ”レベルにプル
ダウンする抵抗セ５から構成されている。
第２図に示した波形Ｆ Ｗは前記全波整流回路の出力波
形を表し、波形ＡＮｉｎは台形波発生回路の出力回路を
表し、後述するｃｐｕに供給されている。
形を表し、波形ＡＮｉｎは台形波発生回路の出力回路を
表し、後述するｃｐｕに供給されている。
第１図において符号５は直流電源回路を表し、前記全波
整流回路の出力電圧を安定化するレギュレーク回路３と
平滑用コンデンサＣＩから構成されている。第２図に示
した波形Ｖｃｃはこの直流電源回路の出力電圧の波形を
表している。図に示すように、タイミングｔ。で電源が
オンされた後、平滑用コンデンサなどの遅延要素によっ
て一定時間遅れてｔｌのタイミングで電源電圧が安定化
する。この電源電圧は後述するｃｐｕ ｔを含むシステ
ム２の全体の電源として用いられろ。
整流回路の出力電圧を安定化するレギュレーク回路３と
平滑用コンデンサＣＩから構成されている。第２図に示
した波形Ｖｃｃはこの直流電源回路の出力電圧の波形を
表している。図に示すように、タイミングｔ。で電源が
オンされた後、平滑用コンデンサなどの遅延要素によっ
て一定時間遅れてｔｌのタイミングで電源電圧が安定化
する。この電源電圧は後述するｃｐｕ ｔを含むシステ
ム２の全体の電源として用いられろ。
第１図において抵抗ｉ１とコンテンツＣ２はＣ令時定数
回路を構成し、直流電源回路５の出力信号を遅延する。
回路を構成し、直流電源回路５の出力信号を遅延する。
なおダイオードＤはコンデンサＣよび後述するＮＡＮＤ
ゲートの入力端子をプルダウンするために設けられてい
る。
ゲートの入力端子をプルダウンするために設けられてい
る。
第２図に示した波形ＣＨＩはこの遅延回路の出力信号を
表し、直流電源Ｖｃｃの立ち上がりｔｌよりさらに遅れ
てｔ２のタイミングで″Ｈ″レベルとなる。
表し、直流電源Ｖｃｃの立ち上がりｔｌよりさらに遅れ
てｔ２のタイミングで″Ｈ″レベルとなる。
Ｎ Ａ Ｎ ＤゲートＮＡＮＤ １は遅延回路の出力信
号ＣＨＩと前記台形波発生回路から出力されたＡＮｉｎ
との論理積をとるゲートである。ＮＡＮＤ２はＮＡＮＤ
Ｉから出力された信号とインバータＩの出力信号との論
理積を求めるゲートであり、このゲートの出力信号はＣ
ＰＵＩのＲＥ Ｓ Ｅ ’ｒ倍信号して与えられる。第
２図に示すように遅延回路の出力信号ＣＨＩが“■１”
レベルでかつ台形波ＡＮｉｎが“ｌ（”レベルのとき、
ＮＡＮＤ １の出力が“Ｌ″レベルなる（ｔ２）。した
がってＮＡＮＤ２の出力は“Ｈ”レベルとなって、ＣＰ
Ｕ１はリセット解除状態となる。
号ＣＨＩと前記台形波発生回路から出力されたＡＮｉｎ
との論理積をとるゲートである。ＮＡＮＤ２はＮＡＮＤ
Ｉから出力された信号とインバータＩの出力信号との論
理積を求めるゲートであり、このゲートの出力信号はＣ
ＰＵＩのＲＥ Ｓ Ｅ ’ｒ倍信号して与えられる。第
２図に示すように遅延回路の出力信号ＣＨＩが“■１”
レベルでかつ台形波ＡＮｉｎが“ｌ（”レベルのとき、
ＮＡＮＤ １の出力が“Ｌ″レベルなる（ｔ２）。した
がってＮＡＮＤ２の出力は“Ｈ”レベルとなって、ＣＰ
Ｕ１はリセット解除状態となる。
ＣＰＵＩはリセット解除状態となれば、予め定められた
プログラムに従って実行を開始する。ＣＰＵＩが実行を
開始すれば、まず、ＣＰＵ０ＵＴを″Ｈ″レベルとする
。ＣＰＵ０ＵＴがＨ”レベルとなれば、第１図に示すよ
うにインバータＩの出力はＬ”レベルとなって、ＮＡＮ
Ｄ２の出力は“Ｈ″レベルなる。したがってゲー）ＮＡ
ＮＤＩの出力信号に係わらずリセット解除状態が維持さ
れる。なお、抵抗Ｒ３はインバータＩの入力のプルダウ
ン用抵抗を表している。
プログラムに従って実行を開始する。ＣＰＵＩが実行を
開始すれば、まず、ＣＰＵ０ＵＴを″Ｈ″レベルとする
。ＣＰＵ０ＵＴがＨ”レベルとなれば、第１図に示すよ
うにインバータＩの出力はＬ”レベルとなって、ＮＡＮ
Ｄ２の出力は“Ｈ″レベルなる。したがってゲー）ＮＡ
ＮＤＩの出力信号に係わらずリセット解除状態が維持さ
れる。なお、抵抗Ｒ３はインバータＩの入力のプルダウ
ン用抵抗を表している。
電源スィッチがオフされた場合や停電となった場合、第
２図に示すようにタイミングｔ４から台形波ＡＮｉｎが
発生されな（なり、一定時間後のｔ、でＣＰＵ０ＵＴが
″Ｌ″レベルとなり、これに伴いＲＥ Ｓ Ｅ Ｔが′
Ｌ″レベルとなる。その後、電源電圧Ｖｃｃが立ち下が
る（ｔ６）。
２図に示すようにタイミングｔ４から台形波ＡＮｉｎが
発生されな（なり、一定時間後のｔ、でＣＰＵ０ＵＴが
″Ｌ″レベルとなり、これに伴いＲＥ Ｓ Ｅ Ｔが′
Ｌ″レベルとなる。その後、電源電圧Ｖｃｃが立ち下が
る（ｔ６）。
第３図はＣＰＵＩの処理手順を表すフローチャートであ
る。前述のように動作を開始すると、信号ＣＰＵ０ＵＴ
を“■］″レベルとする（ｎｌ）。
る。前述のように動作を開始すると、信号ＣＰＵ０ＵＴ
を“■］″レベルとする（ｎｌ）。
具体的には出力ポートの対応するビットをセットする。
その後、所定の処理を行う（ｎ３）。
このような処理を行う間に台形波ＡＮ ｉ ｎをモニタ
をしている。すなわち、信号Ａ Ｎ ｉ ｎが“Ｌ”レ
ベルであれば、一定時間経過後にふただび信号ＡＮｉｎ
の状態を判別する（ｎ２−ｎ４−ｎ５）。信号ＡＮｉｎ
が一定時間“Ｌ”レベルのままであれば、ＣＰＵ０ＵＴ
を“Ｌ”レベルとする（ｎ６）。このことにより、ＣＰ
Ｕは自らリセット状態として、動作を停止する。
をしている。すなわち、信号Ａ Ｎ ｉ ｎが“Ｌ”レ
ベルであれば、一定時間経過後にふただび信号ＡＮｉｎ
の状態を判別する（ｎ２−ｎ４−ｎ５）。信号ＡＮｉｎ
が一定時間“Ｌ”レベルのままであれば、ＣＰＵ０ＵＴ
を“Ｌ”レベルとする（ｎ６）。このことにより、ＣＰ
Ｕは自らリセット状態として、動作を停止する。
（ｈ１発明の効果
以上のようにこの発明によれば、電源電圧が安定したと
きＣＰＵをリセット解除する回路を少ない回路で構成す
ることができるため基板面積の縮小およびコストダウン
が可能となる。
きＣＰＵをリセット解除する回路を少ない回路で構成す
ることができるため基板面積の縮小およびコストダウン
が可能となる。
第１図はこの発明の実施例であるＣＰＵリセットシステ
ムの回路図、第２図はその各部の波形を表す図、第３図
は前記ＣＰＵリセットシステムのＣＰＵの処理手順を表
すフローチャートである。 １−ＣＰＵ。 ４一台形波発生回路、 ５−直流電源回路、 ＮＡＮＤｌ−論理積回路。
ムの回路図、第２図はその各部の波形を表す図、第３図
は前記ＣＰＵリセットシステムのＣＰＵの処理手順を表
すフローチャートである。 １−ＣＰＵ。 ４一台形波発生回路、 ５−直流電源回路、 ＮＡＮＤｌ−論理積回路。
Claims (1)
- （１）リセット解除後所定のプログラムを実行するＣＰ
Ｕに対し、電源の立ち上がり時にリセット信号を発生す
る手段を含み、電源が安定した後、リセットを解除する
リセット制御回路を備えるＣＰＵリセットシステムにお
いて、 前記リセット制御回路に、商用電源または商用電源を降
圧した交流信号を全波整流し、一定電圧にクランプして
台形波を発生する台形波発生回路と、商用電源から直流
電圧信号を発生する直流電源回路と、この直流電源回路
の出力信号と前記台形波発生回路の出力信号との論理積
を求め、結果が論理１の時前記ＣＰＵのリセットを解除
する論理積回路と、を設けるとともに、前記ＣＰＵにリ
セット解除後リセット解除状態を維持するリセット解除
信号を発生する手段を設けたことを特徴とするＣＰＵリ
セットシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61222962A JPS6378213A (ja) | 1986-09-20 | 1986-09-20 | Ｃｐｕリセツトシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61222962A JPS6378213A (ja) | 1986-09-20 | 1986-09-20 | Ｃｐｕリセツトシステム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6378213A true JPS6378213A (ja) | 1988-04-08 |
| JPH0439693B2 JPH0439693B2 (ja) | 1992-06-30 |
Family
ID=16790610
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61222962A Granted JPS6378213A (ja) | 1986-09-20 | 1986-09-20 | Ｃｐｕリセツトシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6378213A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005505872A (ja) * | 2001-10-11 | 2005-02-24 | エノーシャン ゲゼルシャフト ミット ベシュレンクテル ハフツング | ワイヤレスセンサシステム |
| US9614553B2 (en) | 2000-05-24 | 2017-04-04 | Enocean Gmbh | Energy self-sufficient radiofrequency transmitter |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5876931U (ja) * | 1981-11-13 | 1983-05-24 | 三洋電機株式会社 | 不揮発性メモリの給電制御回路 |
| JPS58204724A (ja) * | 1982-05-24 | 1983-11-29 | 三菱電機株式会社 | 瞬時停電検知回路 |
| JPS59146349A (ja) * | 1983-02-09 | 1984-08-22 | Kubota Ltd | マイクロコンピユ−タの自動復帰方式 |
-
1986
- 1986-09-20 JP JP61222962A patent/JPS6378213A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5876931U (ja) * | 1981-11-13 | 1983-05-24 | 三洋電機株式会社 | 不揮発性メモリの給電制御回路 |
| JPS58204724A (ja) * | 1982-05-24 | 1983-11-29 | 三菱電機株式会社 | 瞬時停電検知回路 |
| JPS59146349A (ja) * | 1983-02-09 | 1984-08-22 | Kubota Ltd | マイクロコンピユ−タの自動復帰方式 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9614553B2 (en) | 2000-05-24 | 2017-04-04 | Enocean Gmbh | Energy self-sufficient radiofrequency transmitter |
| US9887711B2 (en) | 2000-05-24 | 2018-02-06 | Enocean Gmbh | Energy self-sufficient radiofrequency transmitter |
| JP2005505872A (ja) * | 2001-10-11 | 2005-02-24 | エノーシャン ゲゼルシャフト ミット ベシュレンクテル ハフツング | ワイヤレスセンサシステム |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0439693B2 (ja) | 1992-06-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |