JPS6019220A - マイクロコンピユ−タ - Google Patents
マイクロコンピユ−タInfo
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- JPS6019220A JPS6019220A JP58126241A JP12624183A JPS6019220A JP S6019220 A JPS6019220 A JP S6019220A JP 58126241 A JP58126241 A JP 58126241A JP 12624183 A JP12624183 A JP 12624183A JP S6019220 A JPS6019220 A JP S6019220A
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- JP
- Japan
- Prior art keywords
- reset
- instruction
- voltage
- level
- power supply
- Prior art date
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/24—Resetting means
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Electronic Switches (AREA)
- Microcomputers (AREA)
- Power Sources (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明はリセット命令を備えたマイクロコンピータに関
する。
する。
技術の背景
マイクロコンピュータ（以下単にコンピュータとも称す
）に所定のジョブを実行開始せしめるべく、電源をオン
にする際にはその立上り時にリセットをかけなければな
らない。これによりコンピュータをイニシャライズする
のである。この電源の立上シ時にリセットをかけるため
通常のコンビーータでは外部リセット端子を備えている
。これには例えばＣＲ回路が取り付けられる。
）に所定のジョブを実行開始せしめるべく、電源をオン
にする際にはその立上り時にリセットをかけなければな
らない。これによりコンピュータをイニシャライズする
のである。この電源の立上シ時にリセットをかけるため
通常のコンビーータでは外部リセット端子を備えている
。これには例えばＣＲ回路が取り付けられる。
これに加え、近年電源をオフにするときもその立下り時
にリセットをかけたいという要求が生じている。この要
求が生じたのは、電源レベルが立下る過程で、コンビー
ータの動作保証範囲（例えば５Ｖ−０，５Ｖ）を下まわ
ったときにコンピュータが誤まって全く別のルーチンに
飛び、例えば暴走を開始するという事態が生ずるからで
ある。本発明は電源の立上り、立下り舎共に有効なリセ
ット方法について言及するものである。
にリセットをかけたいという要求が生じている。この要
求が生じたのは、電源レベルが立下る過程で、コンビー
ータの動作保証範囲（例えば５Ｖ−０，５Ｖ）を下まわ
ったときにコンピュータが誤まって全く別のルーチンに
飛び、例えば暴走を開始するという事態が生ずるからで
ある。本発明は電源の立上り、立下り舎共に有効なリセ
ット方法について言及するものである。
従来技術と問題点
あり、特に電源（Ｖｃｃ ）の立上り時に有効な外付け
ＣＲ回路を有している。本図において１１はワンチップ
のマイクロコンピュータユニットであり、１２は外部、
リセット端子（Ｒｅ５ｓτ）であり、これには外付けの
ＣＲ回路１３が接続する。また１３はスイッチ回路１４
により、ポート１５の出力で制御される。尚、スイッチ
回路１４は電源（Ｖｃｃ′）の投入時にはオンしている
ものとする。
ＣＲ回路を有している。本図において１１はワンチップ
のマイクロコンピュータユニットであり、１２は外部、
リセット端子（Ｒｅ５ｓτ）であり、これには外付けの
ＣＲ回路１３が接続する。また１３はスイッチ回路１４
により、ポート１５の出力で制御される。尚、スイッチ
回路１４は電源（Ｖｃｃ′）の投入時にはオンしている
ものとする。
第２図は第１図のマイクロコンピュータユニット１１内
でのリセット動作を説明するだめの波形図であシ、（ａ
）はＶＣＣおよびＲｅ５ｅｔの電圧、（ｂ）は−一ト出
力を示す。時刻１０において、所定のジョブ実行開始の
ために電源（Ｖｃｃ′）を投入すると電源（Ｖｃｃ ）
が実線カーブの如く立上る。一方、外部リセット端子１
２の電圧も、ＣＲ回路工３により、図中点線カーブ（Ｒ
ｅｓｅｔ）の如く遅れて立上る。そして、所定のスレッ
ショルドレベルＶＴＨＫ至った後に（図中時刻ｔ１以後
）リセットが解除され、所定のジョブがプログラムに従
って実行される。
でのリセット動作を説明するだめの波形図であシ、（ａ
）はＶＣＣおよびＲｅ５ｅｔの電圧、（ｂ）は−一ト出
力を示す。時刻１０において、所定のジョブ実行開始の
ために電源（Ｖｃｃ′）を投入すると電源（Ｖｃｃ ）
が実線カーブの如く立上る。一方、外部リセット端子１
２の電圧も、ＣＲ回路工３により、図中点線カーブ（Ｒ
ｅｓｅｔ）の如く遅れて立上る。そして、所定のスレッ
ショルドレベルＶＴＨＫ至った後に（図中時刻ｔ１以後
）リセットが解除され、所定のジョブがプログラムに従
って実行される。
上記ソヨプが実行終了になれば電源オフ命令によりポー
ト１５に制御信号を出力してスイッチ回路１４をオフと
することで、時刻ｔ２において電源（Ｖｃｃ ）はオフ
となり、立下る。そして時刻ｔ３に至って正常動作が保
証ａれる最低電圧ｖＭを横切る。このＶＭは例えば電源
の±１０％（＋は電源のはね上り）であり、これを下ま
わると、正常な動作は保証されない。従ってコンピュー
タはこの時刻ｔ３ｔでにリセットされるべきである。
ト１５に制御信号を出力してスイッチ回路１４をオフと
することで、時刻ｔ２において電源（Ｖｃｃ ）はオフ
となり、立下る。そして時刻ｔ３に至って正常動作が保
証ａれる最低電圧ｖＭを横切る。このＶＭは例えば電源
の±１０％（＋は電源のはね上り）であり、これを下ま
わると、正常な動作は保証されない。従ってコンピュー
タはこの時刻ｔ３ｔでにリセットされるべきである。
ところが、ＣＲ回路１３による外部リセット端子１２の
電圧は、遅れて時刻ｔ４でスレッショルドレベルＶＴＨ
に至るがこの時点では電源電圧（Ｖｃｃ ）も低下して
しまっているのでリセットは有効に働らかない。そうす
ると、時刻ｔ３からｔ４の間ではコンピュータ内で何が
行われているか全く分らない。そして最悪の場合は、゛
プログラムが暴走して電源オンのルーチンに入り、ロー
レベルを出力しているべきポート１５の出力が反転して
しまいスイッチ回路１４をオンとしてしまうこともある
。
電圧は、遅れて時刻ｔ４でスレッショルドレベルＶＴＨ
に至るがこの時点では電源電圧（Ｖｃｃ ）も低下して
しまっているのでリセットは有効に働らかない。そうす
ると、時刻ｔ３からｔ４の間ではコンピュータ内で何が
行われているか全く分らない。そして最悪の場合は、゛
プログラムが暴走して電源オンのルーチンに入り、ロー
レベルを出力しているべきポート１５の出力が反転して
しまいスイッチ回路１４をオンとしてしまうこともある
。
この結果、電源（Ｖｃｃ ）は時刻ｔ５以後で再上昇し
て暴走状態のままになってしまう。
て暴走状態のままになってしまう。
第３図は従来のリセット回路、特に電源の立上り時、立
下シ時に共に有効なリセット回路の一例を示す回路図で
ある。このリセット回路３１は、第２図に示した時刻ｔ
３からｔ４の間のリセットの空白期間をなくそうとする
ものであり且つ第１図のＣＲ回路１３の役目も同時に果
す。このリセット回路３１は、前記Ｃ１回路の他にトラ
ンジスタＱｌ ＋ Ｑｘ ｓ ツェナーダイオードＺＤ
等を含んでなる。このツェナーダイオードＺＤのツェナ
ー電圧ＶＺＤは前記スレッショルドレベルｖＭ と＃１
ぼ同じである。動作の要点は、電源の立下フ時において
、ＶｃｃがＶＺＤを下まわる後、トランジスタＱ２をオ
ンし、コンデンサＣを放電してｓ ｖｃｃに対する外部
リセット端子１２の電圧の立下りの遅れをなくシ、第２
図におけるリセット遅れ期間（ｔ３→ｔ４）をなくそう
というものである。一方、電源の立上シ時においてはｓ
ｖｃｃがＶＺＤより低諭間、ツェナーダイオードＺＤ
はオン、従ってトランジスタＱ、がオン、トランジスタ
Ｑ２がオフで、みがけ上リセット回路３１は第４図のＣ
Ｒ回路１３と等価である。他方、電源の立下り時にＶＣ
ＣがＶＺＤを下まわると、ＺＤがオフ、トランジスタＱ
１がオフ、トランジスタＱ２がオンとなって、コンデン
サＣの電荷を急速に放電させる。この急速な放電は第４
図に示される。第４図は、第３図のリセット回路３１を
用いた場合の、第２図の時刻ｔ２゜ｔ３およびｔ４近傍
の変化を示す波形図である。
下シ時に共に有効なリセット回路の一例を示す回路図で
ある。このリセット回路３１は、第２図に示した時刻ｔ
３からｔ４の間のリセットの空白期間をなくそうとする
ものであり且つ第１図のＣＲ回路１３の役目も同時に果
す。このリセット回路３１は、前記Ｃ１回路の他にトラ
ンジスタＱｌ ＋ Ｑｘ ｓ ツェナーダイオードＺＤ
等を含んでなる。このツェナーダイオードＺＤのツェナ
ー電圧ＶＺＤは前記スレッショルドレベルｖＭ と＃１
ぼ同じである。動作の要点は、電源の立下フ時において
、ＶｃｃがＶＺＤを下まわる後、トランジスタＱ２をオ
ンし、コンデンサＣを放電してｓ ｖｃｃに対する外部
リセット端子１２の電圧の立下りの遅れをなくシ、第２
図におけるリセット遅れ期間（ｔ３→ｔ４）をなくそう
というものである。一方、電源の立上シ時においてはｓ
ｖｃｃがＶＺＤより低諭間、ツェナーダイオードＺＤ
はオン、従ってトランジスタＱ、がオン、トランジスタ
Ｑ２がオフで、みがけ上リセット回路３１は第４図のＣ
Ｒ回路１３と等価である。他方、電源の立下り時にＶＣ
ＣがＶＺＤを下まわると、ＺＤがオフ、トランジスタＱ
１がオフ、トランジスタＱ２がオンとなって、コンデン
サＣの電荷を急速に放電させる。この急速な放電は第４
図に示される。第４図は、第３図のリセット回路３１を
用いた場合の、第２図の時刻ｔ２゜ｔ３およびｔ４近傍
の変化を示す波形図である。
本図において、外部リセット端子１２の電圧（点線カー
ブ）は時刻ｔ３で急速に立下り迅速にコンピュータにリ
セットをかけることができる。
ブ）は時刻ｔ３で急速に立下り迅速にコンピュータにリ
セットをかけることができる。
このリセット回路３１を用いた場合の問題点はハードウ
ェアの増大である。つまジ従米のコンデンサＣ１抵抗Ｒ
に加え、トランジスタＱ１．Ｑ２、ダイオードＺＤ等の
回路を外付は回路として組立てなければならず、もし当
該コンピュータが超小形機器に組込まれる場合には、と
てもそのようなスペースはない。
ェアの増大である。つまジ従米のコンデンサＣ１抵抗Ｒ
に加え、トランジスタＱ１．Ｑ２、ダイオードＺＤ等の
回路を外付は回路として組立てなければならず、もし当
該コンピュータが超小形機器に組込まれる場合には、と
てもそのようなスペースはない。
発明の目的
上記問題点に鑑み本発明は、追加のハードウェアなしに
電源オン時は勿論、電源オフ時にも有効なマイクロコン
ピュータ舎す七テ＋労法を提案することを目自勺とする
ものである。
電源オン時は勿論、電源オフ時にも有効なマイクロコン
ピュータ舎す七テ＋労法を提案することを目自勺とする
ものである。
発明の構成
上記目的、に従い本発明は、実行すべき動作を指示する
命令セットの中に含まれるリセット命令に応答して内部
リセット信号を発生し、自らをリセット状態にする手段
を具備することを特徴とするものである。
命令セットの中に含まれるリセット命令に応答して内部
リセット信号を発生し、自らをリセット状態にする手段
を具備することを特徴とするものである。
発明の実施例
第５図は本発明の方法麿実１す七喪萼◇一実施例を示す
回路図であり、図中の端子１２および５２を除いては全
てマイクロコンピュータ内のハードウェア５１である。
回路図であり、図中の端子１２および５２を除いては全
てマイクロコンピュータ内のハードウェア５１である。
電源の立上シ時において、リセットがかけられている期
間中、外部リセット端子１２−の電圧は低く、ｌ Ｌ
３ルベルにある。との″′Ｌ＃レベルはインバータ５３
を経て″Ｈ＃レベルとな、ＤＯＲゲート５４を通ってフ
リップフロップ５６をセットし、マスタリセット部５７
を駆動し、これよりＣＰＵ （中央処理装置）にリセッ
トがかけられる。リセット端子１２の電圧が高くＨ”レ
ベルになったときは、インバータ５５を介してフリップ
フロップ５６をリセットする。ここにＣＰＵに対するリ
セットが解除される。本発明にかかるマイクロコンピュ
ータは、命令セットの中にリセット命令を有し、これを
プログラム中に挿入することによって、所定のジｇ７′
を実行終了した後、ソフトウェア的に自らをリセット状
態にできる様にしている。このリセット命令Ｒｓｔはプ
ログラムを格納しているメモリ（図示せず）から読出さ
れると、他の命令と同様にインストラクションデコーダ
（図示せず）でデコードされて内部パス５８上に送出さ
れる。インストラクションレジスタ（ＩＲ）５９は内部
・々ス５８上の命令Ｒｓｔを監視し、これを取り込む。
間中、外部リセット端子１２−の電圧は低く、ｌ Ｌ
３ルベルにある。との″′Ｌ＃レベルはインバータ５３
を経て″Ｈ＃レベルとな、ＤＯＲゲート５４を通ってフ
リップフロップ５６をセットし、マスタリセット部５７
を駆動し、これよりＣＰＵ （中央処理装置）にリセッ
トがかけられる。リセット端子１２の電圧が高くＨ”レ
ベルになったときは、インバータ５５を介してフリップ
フロップ５６をリセットする。ここにＣＰＵに対するリ
セットが解除される。本発明にかかるマイクロコンピュ
ータは、命令セットの中にリセット命令を有し、これを
プログラム中に挿入することによって、所定のジｇ７′
を実行終了した後、ソフトウェア的に自らをリセット状
態にできる様にしている。このリセット命令Ｒｓｔはプ
ログラムを格納しているメモリ（図示せず）から読出さ
れると、他の命令と同様にインストラクションデコーダ
（図示せず）でデコードされて内部パス５８上に送出さ
れる。インストラクションレジスタ（ＩＲ）５９は内部
・々ス５８上の命令Ｒｓｔを監視し、これを取り込む。
これと同時にその出力を＠Ｈ＃レベルとする。この″′
Ｈ″レベルの出力は、命令サイクルに同期したタイミン
グ信号’Ｉ’ （” Ｈ’ｖレベルによってＡＮＤｒ−
）６゜を通過し、フリップフロップ６１をセットする。
Ｈ″レベルの出力は、命令サイクルに同期したタイミン
グ信号’Ｉ’ （” Ｈ’ｖレベルによってＡＮＤｒ−
）６゜を通過し、フリップフロップ６１をセットする。
このフリップフロップ６１の出力が、内部のリセット命
令Ｒｓｔに基づくリセット信号となり、前述した外部リ
セット端子１２からのリセット信号と、ＯＲ”−）５４
において論理和かとられ、このリセット命令Ｒｓｔによ
っても、フリップフロップ５６、マスクリセット５７を
通し、ＣＰＵにリセット力玉かけられる。命令Ｒｓｔが
発生する以前は、外部リセット端子１２からのリセット
信号（”Ｌ’レペルンにニジ、インバータ５３を介し、
フリップフロップ６１は″′Ｌ″レベル出力となってい
る。かくして、ソヨプの終了から即刻リセット命令Ｒｓ
ｔが発せられ、これに約１命令サイクル遅れて（タイミ
ング信号Ｔの発生を待つので）、内部リセット信号が生
成されるので、電源がＶＣＣよシ僅かに立下ったところ
で瞬時にリセットがかけられる。
令Ｒｓｔに基づくリセット信号となり、前述した外部リ
セット端子１２からのリセット信号と、ＯＲ”−）５４
において論理和かとられ、このリセット命令Ｒｓｔによ
っても、フリップフロップ５６、マスクリセット５７を
通し、ＣＰＵにリセット力玉かけられる。命令Ｒｓｔが
発生する以前は、外部リセット端子１２からのリセット
信号（”Ｌ’レペルンにニジ、インバータ５３を介し、
フリップフロップ６１は″′Ｌ″レベル出力となってい
る。かくして、ソヨプの終了から即刻リセット命令Ｒｓ
ｔが発せられ、これに約１命令サイクル遅れて（タイミ
ング信号Ｔの発生を待つので）、内部リセット信号が生
成されるので、電源がＶＣＣよシ僅かに立下ったところ
で瞬時にリセットがかけられる。
第６図は仁の様子を第２図との比較において示すもので
ある。すなわち、第６図は第２図の時刻ｔ２．ｔ３およ
びｔ４の近傍における変化を拡大して示す波形図であり
、時刻ｔｅでジョブの終了があって、時刻ｔ２で電源オ
フとなるが、リセット命令が実行され、１命令サイクル
後の内部リセット信号（１命令ザイクルは例えは２μｓ
位であり、ｖｃｃの立下りに要する時間とは比べものに
ならない位早いのでリセット命令は正常に実行される）
によって、時刻ｔｒで即座にリセットがかけられる。
ある。すなわち、第６図は第２図の時刻ｔ２．ｔ３およ
びｔ４の近傍における変化を拡大して示す波形図であり
、時刻ｔｅでジョブの終了があって、時刻ｔ２で電源オ
フとなるが、リセット命令が実行され、１命令サイクル
後の内部リセット信号（１命令ザイクルは例えは２μｓ
位であり、ｖｃｃの立下りに要する時間とは比べものに
ならない位早いのでリセット命令は正常に実行される）
によって、時刻ｔｒで即座にリセットがかけられる。
第５図に再び戻ると、ここにおけるリセットには２つの
モードがあり、１つは、端子１２に６Ｌ＃レベルがある
ときは無条件にＣＰＵをリセットする第４モードであシ
、もう１つは端子１２にＨ”レベルがあるときはＣＰＵ
を原則としてリセットしないが、内部リセットがあれば
これをリセットするという第２モードである。第１モー
ドは通常のモードであり、入出力端子５２を全て１■”
にするというのが普通である。つ−ｉ５イニシャライ出
力がｍ Ｈ＊レベル、一方、フリップフロップ６１の出
力が１Ｌ”レベル、従ってインバータ６２の出力が”Ｈ
＃レベルであｆｆＡＮＤｆ−） ６３、ＯＲＪ” −）
６４を通して、フリップフロップ６６をセットする。
モードがあり、１つは、端子１２に６Ｌ＃レベルがある
ときは無条件にＣＰＵをリセットする第４モードであシ
、もう１つは端子１２にＨ”レベルがあるときはＣＰＵ
を原則としてリセットしないが、内部リセットがあれば
これをリセットするという第２モードである。第１モー
ドは通常のモードであり、入出力端子５２を全て１■”
にするというのが普通である。つ−ｉ５イニシャライ出
力がｍ Ｈ＊レベル、一方、フリップフロップ６１の出
力が１Ｌ”レベル、従ってインバータ６２の出力が”Ｈ
＃レベルであｆｆＡＮＤｆ−） ６３、ＯＲＪ” −）
６４を通して、フリップフロップ６６をセットする。
このため、端子５２は強制的にＨ＃となる。ただしこの
点は本発明の本質ではない。
点は本発明の本質ではない。
又、前記第２モードでは、今終了したジョブの結果をそ
のまま保持することができる。つ゛まシソヨツ終了時の
データＤａｔａ によってＯＲゲート６４を介しフリッ
グ７０ツブ６６ｆ、セットし、又はインバータ６５を介
しこれをリセットして端子５２に、そのままデータの自
答（１ビツトの＠Ｈ”又１１−”−） ６４に与えては
ならない。このため、ＡＮＤＰ−）６３に対し、フリッ
グフロッ７’６１よシ、インバータ６２を介し ＠ Ｌ
＃レベル出力ヲ与えておく。ただしこの点も本発明の
本質ではない。
のまま保持することができる。つ゛まシソヨツ終了時の
データＤａｔａ によってＯＲゲート６４を介しフリッ
グ７０ツブ６６ｆ、セットし、又はインバータ６５を介
しこれをリセットして端子５２に、そのままデータの自
答（１ビツトの＠Ｈ”又１１−”−） ６４に与えては
ならない。このため、ＡＮＤＰ−）６３に対し、フリッ
グフロッ７’６１よシ、インバータ６２を介し ＠ Ｌ
＃レベル出力ヲ与えておく。ただしこの点も本発明の
本質ではない。
発明の詳細
な説明したように本発明にかかるマイクロコンビ二一タ
はリセット命令を有するので、特に電源の立下りの際、
ジョブ終了と共にり七ット命令によって自らをリセット
して休止状態に入るため、第２図で述べたような暴走の
発生がなく、又、上記の制御は、プログラム中の所望の
部分にリセット命令を挿入するだけで実行されるので８
３図に示したような余分な外付は回路も必要としない。
はリセット命令を有するので、特に電源の立下りの際、
ジョブ終了と共にり七ット命令によって自らをリセット
して休止状態に入るため、第２図で述べたような暴走の
発生がなく、又、上記の制御は、プログラム中の所望の
部分にリセット命令を挿入するだけで実行されるので８
３図に示したような余分な外付は回路も必要としない。
第２図は第１図のマイクロコンピータユニット１１内で
のリセット動作を説明するための信号波形であり、（ａ
）はＶＣＣおよびＲｅ５ｅｔの電圧、（ｂ）はポート１
５の出力を示す図、第３図は従来のリセット回路、特に
電源の立上り時、立下り時に共に有効なリセット回路の
一例を示す回路図、第４図は、第３図のリセット回路３
１を用いた場合の、第２図の時刻ｔ ２ 、 ｔ、３お
よびｔ４近傍の変化を示す波形図、第５図は本発明の方
接を大施す方た給０一実施例を示す回路図、第６図は第
２図の時刻ｔ２．ｔ３およびｔ４の近傍における変化を
拡大して示す波形図である。 １１・・・ワンチップのマイクロコンピュータユニット
、１２・・・外部リセット端子、１３・・・ＣＲ回路、
５１・・・内部リセットのだめのハードウェア、５４・
・・ＯＲグー）、５８・・・内部パス、５９・・・イン
ストラクションレジスタ、Ｒｓｔ・・・リセット命令。
のリセット動作を説明するための信号波形であり、（ａ
）はＶＣＣおよびＲｅ５ｅｔの電圧、（ｂ）はポート１
５の出力を示す図、第３図は従来のリセット回路、特に
電源の立上り時、立下り時に共に有効なリセット回路の
一例を示す回路図、第４図は、第３図のリセット回路３
１を用いた場合の、第２図の時刻ｔ ２ 、 ｔ、３お
よびｔ４近傍の変化を示す波形図、第５図は本発明の方
接を大施す方た給０一実施例を示す回路図、第６図は第
２図の時刻ｔ２．ｔ３およびｔ４の近傍における変化を
拡大して示す波形図である。 １１・・・ワンチップのマイクロコンピュータユニット
、１２・・・外部リセット端子、１３・・・ＣＲ回路、
５１・・・内部リセットのだめのハードウェア、５４・
・・ＯＲグー）、５８・・・内部パス、５９・・・イン
ストラクションレジスタ、Ｒｓｔ・・・リセット命令。
Claims (1)
- １、 実行すべき動作を指示する命令セットの中に含ま
れるリセット命令に応答して内部リセット信号を発生し
、自らをリセット状態にする手段を具備することを特徴
とするマイクロコンピータ。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58126241A JPS6019220A (ja) | 1983-07-13 | 1983-07-13 | マイクロコンピユ−タ |
| US06/630,239 US4716521A (en) | 1983-07-13 | 1984-07-12 | Microcomputer |
| KR1019840004104A KR890004404B1 (ko) | 1983-07-13 | 1984-07-13 | 마이크로컴퓨터 |
| DE8484304798T DE3485528D1 (de) | 1983-07-13 | 1984-07-13 | Mikrocomputer. |
| EP84304798A EP0132133B1 (en) | 1983-07-13 | 1984-07-13 | Microcomputer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58126241A JPS6019220A (ja) | 1983-07-13 | 1983-07-13 | マイクロコンピユ−タ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6019220A true JPS6019220A (ja) | 1985-01-31 |
| JPH046973B2 JPH046973B2 (ja) | 1992-02-07 |
Family
ID=14930283
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58126241A Granted JPS6019220A (ja) | 1983-07-13 | 1983-07-13 | マイクロコンピユ−タ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4716521A (ja) |
| EP (1) | EP0132133B1 (ja) |
| JP (1) | JPS6019220A (ja) |
| KR (1) | KR890004404B1 (ja) |
| DE (1) | DE3485528D1 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01128112A (ja) * | 1987-11-13 | 1989-05-19 | Nec Ic Microcomput Syst Ltd | マイクロプロセッサ |
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| KR850001566A (ko) | 1985-03-30 |
| US4716521A (en) | 1987-12-29 |
| EP0132133B1 (en) | 1992-03-04 |
| EP0132133A2 (en) | 1985-01-23 |
| DE3485528D1 (de) | 1992-04-09 |
| KR890004404B1 (ko) | 1989-11-03 |
| JPH046973B2 (ja) | 1992-02-07 |
| EP0132133A3 (en) | 1987-09-09 |
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