JPS6378399U - - Google Patents
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- Publication number
- JPS6378399U JPS6378399U JP17229086U JP17229086U JPS6378399U JP S6378399 U JPS6378399 U JP S6378399U JP 17229086 U JP17229086 U JP 17229086U JP 17229086 U JP17229086 U JP 17229086U JP S6378399 U JPS6378399 U JP S6378399U
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- JP
- Japan
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- select
- signal
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- chip selector
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- Pending
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- 230000015654 memory Effects 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 2
Description
第１図は本考案の基本的構成を示すシステム回
路、第２図は実施例に係る電気回路図、第３図は
従来技術に係るシステム回路図である。 １―１〜Ｎ…メモリ、２…チツプセレクタ、３
…セレクト制御回路、４―２〜Ｎ…論理和ゲート
。
路、第２図は実施例に係る電気回路図、第３図は
従来技術に係るシステム回路図である。 １―１〜Ｎ…メモリ、２…チツプセレクタ、３
…セレクト制御回路、４―２〜Ｎ…論理和ゲート
。
Claims (1)
- 【実用新案登録請求の範囲】 (1) チツプセレクタと、一括セレクト命令信号
と前記チツプセレクタの特定端子のセレクト信号
とが入力されることにより、アクテイブ信号を出
力せしめるセレクト制御回路と、前記チツプセレ
クタの特定端子以外の各端子出力と前記アクテイ
ブ信号とを論理和するゲート回路群とからなり、
前記チツプセレクタの特定端子の出力信号と前記
各ゲート回路の出力信号とをそれぞれ対応する各
メモリのチツプセレクト端子に印加することを特
徴としたメモリの一括セレクト回路。 (2) セレクト制御回路が、一括セレクト指示信
号により制御されるラツチ回路と、該ラツチ回路
の出力とチツプセレクタの特定端子のセレクト信
号とを論理積するゲート回路からなり、該ゲート
回路の出力信号をアクテイブ信号として出力する
ものである実用新案登録請求の範囲第(1)項記載
のメモリの一括セレクト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17229086U JPS6378399U (ja) | 1986-11-10 | 1986-11-10 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17229086U JPS6378399U (ja) | 1986-11-10 | 1986-11-10 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6378399U true JPS6378399U (ja) | 1988-05-24 |
Family
ID=31108699
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17229086U Pending JPS6378399U (ja) | 1986-11-10 | 1986-11-10 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6378399U (ja) |
-
1986
- 1986-11-10 JP JP17229086U patent/JPS6378399U/ja active Pending
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