JPS6381531A - マイクロプログラム制御方式 - Google Patents
マイクロプログラム制御方式Info
- Publication number
- JPS6381531A JPS6381531A JP22666786A JP22666786A JPS6381531A JP S6381531 A JPS6381531 A JP S6381531A JP 22666786 A JP22666786 A JP 22666786A JP 22666786 A JP22666786 A JP 22666786A JP S6381531 A JPS6381531 A JP S6381531A
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- JP
- Japan
- Prior art keywords
- microinstruction
- control
- register
- memory
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 claims description 12
- 238000001514 detection method Methods 0.000 abstract description 4
- 230000001629 suppression Effects 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 6
- 238000011084 recovery Methods 0.000 description 4
- 230000005764 inhibitory process Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明はマイクロプログラム制御方式に関し、特にマイ
クロプログラムを主記憶部から制御記憶部へ移送してこ
の制御記憶部に格納されたマイクロプログラムにより制
御されるマイクロプログラム制御方式に関する。
クロプログラムを主記憶部から制御記憶部へ移送してこ
の制御記憶部に格納されたマイクロプログラムにより制
御されるマイクロプログラム制御方式に関する。
従来技術
かかるマイクロプログラム制御方式において、マイクロ
プログラムを格納する制御記憶部内の障害検出方式とし
て、従来、パリティビットを付加してパリティチェック
を行う方法と、ＦＣＣビット（誤り訂正符号）を付加し
てエラー検出訂正を行う方法とがある。
プログラムを格納する制御記憶部内の障害検出方式とし
て、従来、パリティビットを付加してパリティチェック
を行う方法と、ＦＣＣビット（誤り訂正符号）を付加し
てエラー検出訂正を行う方法とがある。
パリティビットを付加する方法では、ハードウェアに対
する投資は少ないが、パリティ誤りを検出した際の回復
手段が無いためにプロセッサダウンあるいはシステムダ
ウンに至る可能性が大きい。
する投資は少ないが、パリティ誤りを検出した際の回復
手段が無いためにプロセッサダウンあるいはシステムダ
ウンに至る可能性が大きい。
また、誤り訂正符号を付加する方法は、データの訂正回
路が必要となるためにハードウェアに対する投資は前者
に比して大きく、しかも２ビツト以 。
路が必要となるためにハードウェアに対する投資は前者
に比して大きく、しかも２ビツト以 。
上の障害の場合には回復不能であるという欠点がある。
発明の目的
そこで、本発明はかかる従来のものの欠点を除去すべく
なされたものであって、その目的とするところは、少な
いハードウェア量で制御記憶部の障害検出及びその回復
を可能として、システムダウンをなくすようにしたマイ
クロプログラム制御方式を提供とすることにある。
なされたものであって、その目的とするところは、少な
いハードウェア量で制御記憶部の障害検出及びその回復
を可能として、システムダウンをなくすようにしたマイ
クロプログラム制御方式を提供とすることにある。
λ孔立旦１
本発明によれば、パリティビットが夫々付加されたマイ
クロ命令語からなるマイクロプログラムを主記憶部から
制御記憶部へ移送してこの制御記憶部に格納されたマイ
クロプログラムにより制御されるマイクロプログラム制
御方式であって、前記制御記憶部から読出されたマイク
ロ命令語の前記制御記憶部内のアドレスを格納する第１
のレジスタと、前記主記憶部内の前記マイクロプログラ
ムの格納開始アドレスを保持する第２のレジスタと、前
記制御記憶部から読出されたマイクロ命令語を格納する
第３のレジスタと、この読出されたマイクロ命令語のパ
リティチェックをなすチェック回路と、前記第１及び第
２のレジスタの内容を加算する加算器とを設け、前記チ
ェック回路によりエラーが検出されたときに前記マイク
ロ命令の実行を抑止し、前記加算器の加算出力をアドレ
スとして前記主記憶部からデータを読出しこの読出しデ
ータを前記制御記憶部内の前記第１のレジスタにて示さ
れるアドレスへ書込み、このデータを前記第３のレジス
タへ格納した後にマイクロ命令の実行を再開するように
したことを特徴とするマイクロプログラム制御方式が得
られる。
クロ命令語からなるマイクロプログラムを主記憶部から
制御記憶部へ移送してこの制御記憶部に格納されたマイ
クロプログラムにより制御されるマイクロプログラム制
御方式であって、前記制御記憶部から読出されたマイク
ロ命令語の前記制御記憶部内のアドレスを格納する第１
のレジスタと、前記主記憶部内の前記マイクロプログラ
ムの格納開始アドレスを保持する第２のレジスタと、前
記制御記憶部から読出されたマイクロ命令語を格納する
第３のレジスタと、この読出されたマイクロ命令語のパ
リティチェックをなすチェック回路と、前記第１及び第
２のレジスタの内容を加算する加算器とを設け、前記チ
ェック回路によりエラーが検出されたときに前記マイク
ロ命令の実行を抑止し、前記加算器の加算出力をアドレ
スとして前記主記憶部からデータを読出しこの読出しデ
ータを前記制御記憶部内の前記第１のレジスタにて示さ
れるアドレスへ書込み、このデータを前記第３のレジス
タへ格納した後にマイクロ命令の実行を再開するように
したことを特徴とするマイクロプログラム制御方式が得
られる。
実施例
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例を示すブロック図である。図
において、１は主記憶装置、２は制御記憶、６は実行中
のマイクロ命令の制御記憶内アドレスを格納する第１の
レジスタ（ＭＡＲ）、５は主記憶内のマイクプログラム
格納開始アドレスを記憶する第２のレジスタ（ＢＡＤＲ
）、３は実行中のマイクロ命令を格納する第３のレジス
タ（ＭｉＲ）、１０はマイクロ命令の実行を制御する制
御部、８は制御記憶の読出しアドレスを選択する選択回
路、４は制御記憶の読出しデータのパリティ誤りを検出
するチェック回路、４−１はこのチェック回路のチェッ
ク結果を記憶するフリップフロップである。
において、１は主記憶装置、２は制御記憶、６は実行中
のマイクロ命令の制御記憶内アドレスを格納する第１の
レジスタ（ＭＡＲ）、５は主記憶内のマイクプログラム
格納開始アドレスを記憶する第２のレジスタ（ＢＡＤＲ
）、３は実行中のマイクロ命令を格納する第３のレジス
タ（ＭｉＲ）、１０はマイクロ命令の実行を制御する制
御部、８は制御記憶の読出しアドレスを選択する選択回
路、４は制御記憶の読出しデータのパリティ誤りを検出
するチェック回路、４−１はこのチェック回路のチェッ
ク結果を記憶するフリップフロップである。
７は第２のレジスタ５と第１のレジスタ６との内容を加
算して主記憶１の読出しアドレスとする加算器、１１は
主記憶１のアドレスを格納するメモリアドレスレジスタ
（ＭＡＤＲ） 、９は主記憶１のアクセス制御をなすメ
モリアクセス制御回路である。また、１２はメモリコマ
ンドレジスタ（ＣＭＲ）、１３はメモリ読出しデータレ
ジスタ（ＲＤＲ）、１４はメモリ書込みデータレジスタ
（ＷＤＲ＞である。
算して主記憶１の読出しアドレスとする加算器、１１は
主記憶１のアドレスを格納するメモリアドレスレジスタ
（ＭＡＤＲ） 、９は主記憶１のアクセス制御をなすメ
モリアクセス制御回路である。また、１２はメモリコマ
ンドレジスタ（ＣＭＲ）、１３はメモリ読出しデータレ
ジスタ（ＲＤＲ）、１４はメモリ書込みデータレジスタ
（ＷＤＲ＞である。
主記憶１内の構成を第２図に示す。主記憶１は１ワード
８バイトからなり、 １００番地にマイクロプログラム
が格納された開始アドレスを示すポインタが有り、本例
では３００００００番地イクロプログラムが格納されて
いる。
８バイトからなり、 １００番地にマイクロプログラム
が格納された開始アドレスを示すポインタが有り、本例
では３００００００番地イクロプログラムが格納されて
いる。
マイクロプログラムの図示せぬ外部記憶から主記憶１へ
のロードは少容吊の読出しと専用記憶（ＲＯＭ）中のマ
イクロプログラムにより行われ、主記憶１から制御記憶
２へのロードは、外部の診断プロセッサ（図示せず）の
制御下で行われる。
のロードは少容吊の読出しと専用記憶（ＲＯＭ）中のマ
イクロプログラムにより行われ、主記憶１から制御記憶
２へのロードは、外部の診断プロセッサ（図示せず）の
制御下で行われる。
マイクロプログラムの構成を第３図に示す。主記憶１内
の１ワードがマイクロ命令の１命令に対応する。ビット
Ｏ〜６１が命令であり、ビット６２゜６３はパリティビ
ットであり、それぞれ命令のビットＯ〜３１．３２〜６
１に対する奇数パリティである。
の１ワードがマイクロ命令の１命令に対応する。ビット
Ｏ〜６１が命令であり、ビット６２゜６３はパリティビ
ットであり、それぞれ命令のビットＯ〜３１．３２〜６
１に対する奇数パリティである。
次に、マイクロ命令の実行制御について述べる。
第１図に戻り、主記憶１から制御記憶２へのマイクロプ
ログラムのロードが完了すると、アドレス選択回路８は
Ｏ番地を指した状態でクロックが停止する。診断プロセ
ッサは主記憶１の１００番地の内容を読出し、本発明の
特徴のひとつである第２のレジスタ５に主記憶上でのマ
イクロプログラムの開始番地、本例では［３０００Ｊを
セットする。次に診断プロセッサは制御装置のクロック
を起動する。クロックが供給されると、第１のレジスタ
６には０″が、第３のレジスタ３にはＯ番地の制御記憶
２の内容がそれぞれセットされる。第３のレジスタ３の
内容はマイクロ命令制御部１０へ送られ各種制御信号を
発生すると同時に、アドレス選択回路８に対して分岐先
のマイクロ命令アドレスの選択を指示する。以下、アド
レス選択回路８で選択されたアドレスが制御記憶２より
読出されて順次実行される。
ログラムのロードが完了すると、アドレス選択回路８は
Ｏ番地を指した状態でクロックが停止する。診断プロセ
ッサは主記憶１の１００番地の内容を読出し、本発明の
特徴のひとつである第２のレジスタ５に主記憶上でのマ
イクロプログラムの開始番地、本例では［３０００Ｊを
セットする。次に診断プロセッサは制御装置のクロック
を起動する。クロックが供給されると、第１のレジスタ
６には０″が、第３のレジスタ３にはＯ番地の制御記憶
２の内容がそれぞれセットされる。第３のレジスタ３の
内容はマイクロ命令制御部１０へ送られ各種制御信号を
発生すると同時に、アドレス選択回路８に対して分岐先
のマイクロ命令アドレスの選択を指示する。以下、アド
レス選択回路８で選択されたアドレスが制御記憶２より
読出されて順次実行される。
次に、本発明の特徴である制御記憶において障害が発生
した場合の回復方式について説明する。
した場合の回復方式について説明する。
制御記憶２に障害が有ると、検出回路４で障害を検出し
パリティ誤りフリップフロップ４−１がセットされ、信
号線４−２によりマイクロ命令制御部１０に対し命令実
行を抑止するように要求する。
パリティ誤りフリップフロップ４−１がセットされ、信
号線４−２によりマイクロ命令制御部１０に対し命令実
行を抑止するように要求する。
マイクロ命令制御部１０はマイクロ命令実行抑止信号線
１０−２を′″１″とすることでマイクロ命令の実行を
抑止すると共に、メモリアクセス要求線１０−３を介し
てメモリアクセス制御回路９へ主記憶装置１の読出しを
要求する。このとぎの主記憶１内のマイクロプログラム
格納開始アドレスを格納する第２のレジスタ５と障害を
起こした制御記憶アドレスを記憶する第１のレジスタ６
との内容（本例では１０１番地）が加算器７で加算され
、その結果がメモリアドレスレジスタ１１へロードされ
主記憶アドレスとして使用される。但し、第１のレジス
タ６の内容を３ビツト左シフトしたデータが加算される
。
１０−２を′″１″とすることでマイクロ命令の実行を
抑止すると共に、メモリアクセス要求線１０−３を介し
てメモリアクセス制御回路９へ主記憶装置１の読出しを
要求する。このとぎの主記憶１内のマイクロプログラム
格納開始アドレスを格納する第２のレジスタ５と障害を
起こした制御記憶アドレスを記憶する第１のレジスタ６
との内容（本例では１０１番地）が加算器７で加算され
、その結果がメモリアドレスレジスタ１１へロードされ
主記憶アドレスとして使用される。但し、第１のレジス
タ６の内容を３ビツト左シフトしたデータが加算される
。
メモリアクセス制御回路９はマイクロ命令制御部からの
要求に応じメモリコマンドレジスタ１２にメモリ読出し
コマンドをセットし、メモリリクエスト信号線９−１を
“１”とする。主記憶装置１からはメモリアクセプト信
号線９−２により受付許可信号が送られ、一定時間後に
データバスミーｂ上に読出しデータ（３８０８８０８番
地記憶１より出力される。このデータは制御記憶２の１
０１番地の正常データである。
要求に応じメモリコマンドレジスタ１２にメモリ読出し
コマンドをセットし、メモリリクエスト信号線９−１を
“１”とする。主記憶装置１からはメモリアクセプト信
号線９−２により受付許可信号が送られ、一定時間後に
データバスミーｂ上に読出しデータ（３８０８８０８番
地記憶１より出力される。このデータは制御記憶２の１
０１番地の正常データである。
データバス１−ｃ上のデータは読出データレジスタ１３
へいったん格納された後、マイクロ命令制御部１０の指
示（図示せず）に従いデータ線１３−１を通じて内部バ
ス１５に出力され、更にデータ線１５−１を介して制御
記憶２へ書込まれる。この時制御記憶２のアドレスはア
ドレス選択回路８によって第１のレジスタ６の内容が選
択されている。
へいったん格納された後、マイクロ命令制御部１０の指
示（図示せず）に従いデータ線１３−１を通じて内部バ
ス１５に出力され、更にデータ線１５−１を介して制御
記憶２へ書込まれる。この時制御記憶２のアドレスはア
ドレス選択回路８によって第１のレジスタ６の内容が選
択されている。
また制御記憶１の書込みと同時にデータ線１５−２によ
り第３のレジスタ３もマイクロ命令の正解値に書替えら
れ、パリティ誤りフリップフロップ４−１はリセットさ
れる。フリップフロップ４−１がリセットされるとマイ
クロ命令制御部１０はマイクロ命令実行抑止信号１０−
２を“０″にすることでマイクロ命令の実行を再開する
。
り第３のレジスタ３もマイクロ命令の正解値に書替えら
れ、パリティ誤りフリップフロップ４−１はリセットさ
れる。フリップフロップ４−１がリセットされるとマイ
クロ命令制御部１０はマイクロ命令実行抑止信号１０−
２を“０″にすることでマイクロ命令の実行を再開する
。
以上の説明で明らかな様に、制御記憶に僅かなパリティ
ヒツトを付加するのみで制御記憶の障害検出を可能とし
かつファームウェア及びソフトウェアにＩＩを与えるこ
となく障害回復を行うことが可能となる。第４図は以上
の説明をタイムチャートで表現した図である。
ヒツトを付加するのみで制御記憶の障害検出を可能とし
かつファームウェア及びソフトウェアにＩＩを与えるこ
となく障害回復を行うことが可能となる。第４図は以上
の説明をタイムチャートで表現した図である。
発明の詳細
な説明したように本発明によれば、制御記憶の障害時に
は主記憶装置に格納されたマイクロプログラムをハード
ウェアで自動的に読出し訂正することにより、複数ビッ
トの障害時においてもシステムダウンに至らないマイク
ロプログラム制御装置を提供でき、よってシステムの信
頼性を著しく高め（９るという効果がある。
は主記憶装置に格納されたマイクロプログラムをハード
ウェアで自動的に読出し訂正することにより、複数ビッ
トの障害時においてもシステムダウンに至らないマイク
ロプログラム制御装置を提供でき、よってシステムの信
頼性を著しく高め（９るという効果がある。
第１図は本発明の実施例のブロック図、第２図は主記憶
の内容を示す図、第３図はマイクロプログラムの構成を
示すフォーマット図、第４図は第１図のブロックの動作
を示すタイムチャー１−である。 主要部分の符号の説明 １・・・・・・主記憶 ２・・・・・・制御記憶 ３・・・・・・第３のレジスタ ４・・・・・・パリティチェック回路 ５・・・・・・第２のレジスタ ６・・・・・・第１のレジスタ ７・・・・・・加算器
の内容を示す図、第３図はマイクロプログラムの構成を
示すフォーマット図、第４図は第１図のブロックの動作
を示すタイムチャー１−である。 主要部分の符号の説明 １・・・・・・主記憶 ２・・・・・・制御記憶 ３・・・・・・第３のレジスタ ４・・・・・・パリティチェック回路 ５・・・・・・第２のレジスタ ６・・・・・・第１のレジスタ ７・・・・・・加算器
Claims (1)
- パリティビットが夫々付加されたマイクロ命令語からな
るマイクロプログラムを主記憶部から制御記憶部へ移送
してこの制御記憶部に格納されたマイクロプログラムに
より制御されるマイクロプログラム制御方式であって、
前記制御記憶部から読出されたマイクロ命令語の前記制
御記憶部内のアドレスを格納する第１のレジスタと、前
記主記憶部内の前記マイクロプログラムの格納開始アド
レスを保持する第２のレジスタと、前記制御記憶部から
読出されたマイクロ命令語を格納する第３のレジスタと
、この読出されたマイクロ命令語のパリティチェックを
なすチェック回路と、前記第１及び第２のレジスタの内
容を加算する加算器とを設け、前記チェック回路により
エラーが検出されたときに前記マイクロ命令の実行を抑
止し、前記加算器の加算出力をアドレスとして前記主記
憶部からデータを読出しこの読出しデータを前記制御記
憶部内の前記第１のレジスタにて示されるアドレスへ書
込み、このデータを前記第３のレジスタへ格納した後に
マイクロ命令の実行を再開するようにしたことを特徴と
するマイクロプログラム制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22666786A JPS6381531A (ja) | 1986-09-25 | 1986-09-25 | マイクロプログラム制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22666786A JPS6381531A (ja) | 1986-09-25 | 1986-09-25 | マイクロプログラム制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6381531A true JPS6381531A (ja) | 1988-04-12 |
Family
ID=16848770
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22666786A Pending JPS6381531A (ja) | 1986-09-25 | 1986-09-25 | マイクロプログラム制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6381531A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0744467A (ja) * | 1992-10-07 | 1995-02-14 | Internatl Business Mach Corp <Ibm> | 階層記憶システムおよび階層記憶システムにおけるマイクロ命令のエラーを訂正する方法 |
-
1986
- 1986-09-25 JP JP22666786A patent/JPS6381531A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0744467A (ja) * | 1992-10-07 | 1995-02-14 | Internatl Business Mach Corp <Ibm> | 階層記憶システムおよび階層記憶システムにおけるマイクロ命令のエラーを訂正する方法 |
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