JPS6381548A

JPS6381548A - 高速アドレス変換装置

Info

Publication number: JPS6381548A
Application number: JP61226697A
Authority: JP
Inventors: Osamu Okamoto; 理岡本; Hiroshi Kadota; 廉田　浩; Masaichi Nakajima; 雅逸中島
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1986-09-25
Filing date: 1986-09-25
Publication date: 1988-04-12
Anticipated expiration: 2010-07-31
Also published as: JPH0769868B2; US4910668A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野本発明は、プロセッサを使ったシステムにおいて用いら
れる高速アドレス変換装置に関する。

従来の技術第６図に示しだ従来の連想メモＩＪ２０２（以降、ＣＡ
Ｍと略称する）、ランダムアクセスメモリ２０４（以降
、ＲＡＭと略称する）、リースト・リセントリ・ユーズ
ド回路２００（以降、ＬＲＵと略称する）からなる高速
アドレス変換装置（以降、ＴＬＢと略称する）には、ベ
ージングを採用したメモリ管理方式を用いたマイクロプ
ロセッサによって現在実行されているプロセスの認識番
号を示す情報が含まれていなかったため、コンテキスト
スイッチングが起った場合、新しく行なわれようとする
プロセスから生じた論理アドレスが以前行なわれていた
プロセスの論理アドレスと同じページ空間であることが
あり、よってコンテキストスイッチングが起こるたびに
高速アドレス変換装置におけるアドレスの情報をすべて
無効にする必要があった。

発明が解決しようとする問題点従来の技術そ述べたように、コンテキスト・スイッチン
グが起るたびごとに、高速アドレス変換装置の内容をす
べて無効にする必要がある。マルチユーザ、マルチプロ
セスの環境下では、スケジューリングによるプロセスの
切り変えが連続的に行なわれるため、コンテキスト・ス
イッチングごとに、ＴＬＢの無効化と、新しくＴＩ、Ｂ
に変換するための論理アドレス及び変換後の物理アドレ
スのロードが必要となり、これらによる時間のロスはシ
ステムのオーバーヘッドとなっている。

問題点を解決するだめの手段本発明の高速アドレス変換装置は、連想メモリ、ランダ
ムアクセスメモリ、リースト・リセントリ・ユーズド回
路からなり、連想メモリのワード上にプロセサで実行さ
れているプロセスから生じた論理アドレスを格納する論
理アドレス部とそのプロセスの認識番号を格納するプロ
セス認識番号部、前記連想メモリのワード上の論理アド
レス部と、プロセス認識番号に対応するランダムアクセ
スメモリに格納されている物理アドレス部と、前記ワー
ドの有効性を示すバリッドビットと、前記連想メモリの
バリッドビットの各ワードの初期化を目的とする第１の
一括リセット線を設け、前記り−スト・リセントリ・ユ
ーズド回路には、カウンタ、カウンターが有効かどうか
を示すビット、カウンタ更新のためのキャリー発生部、
連想メモリでヒツトワードがあった場合、カウンタの比
較を行う比較部、上記ビットを参照し、前記連想メモリ
、ランダムアクセスメモリにデータを書き込む場合物理
的に一方方向からカウンタが有効かどうかを示すビット
をセントし、そのワードに対応するＣＡＭ、ＲＡＭのワ
ードを指定する回路及び前記ワードを示すリースト・リ
セントリ・ユーズドリプレースワード線、カウンタの値
と上記のカウンタが有効かどうかを示すビットの初期化
を目的とする第２の一括りセット線を設けるものである
っ作用ＣＡＭにおいて、プロセスＩＤ情報を持つことにより、
プロセスによって生じる論理アドレスとプロセスＩＤと
の比較が行なえるため、コンテキスト・スイッチングの
際の高速アドレス変換装置のリセットをする必要がなく
、プロセサで扱うプロセスがプロセスより部では扱えな
い数となった場合、同一のプロセスＩＤの複数ワード消
去が可能なため、現在までに得だ情報の資源の消去を最
少限にとどめ、システムのオーバーヘッドの一因を取り
除くことができる。

実施例第１図に示すごとく、ＴＬＢのＣＡＭｌ　４のワード上
に、プロセサで実行されているプロセスから生じた論理
アドレスを格納する論理アドレス部１６とそのプロセス
の認識番号を格納するプロセス認識番号（以下プロセス
ＩＤと略称する）部２０、前記ＣＡＭ１４のワード上の
論理アドレス部１６とプロセスＩＤ２０に対応するＲＡ
Ｍ１１に格納されている物理アドレス部４２と前記ワー
ドの有効性を示すバリッドビット１８、及び前記ＣＡＭ
のバリッドビット１８の各ワードの初期化を目的とする
第１の一括りセット線３０、さらにプロセスより２０を
参照し、プロセスが不要またはプロセサで扱うプロセス
がプロセスＩＤ部２０では扱えない数となった場合、同
一のプロセスＩＤを持つ複数ワードのバリッドビット１
８のリセットを目的とするプロセス認識番号一括りセッ
ト線２２（以下プロセスＩＤ一括リセット線と略称する
。）、バリッドビット１８を参照し、物理的に一方方向
から上位にあるインバリッドであるワードを求めるプラ
イオリティエンコーダ２４（以下、ＰＥＨＣと略称する
。）、と上記ワードをＬＲＨに伝えることを目的とする
連想メモリプライオリティエンコーダワード線３８（以
下ＣＡＭＰＫＮＧワード線と略称する。）、もし、イン
バリッドであるワードがな（ＣＡＭｌ　４がバリッドな
データでつまっている場合、ＬＲＵｌｏにこれを伝える
ことを目的とする連想メモリフル線２８（以下ＣＡＭフ
ル線と略称する。）を設ける。

ＬＲＵｌ　０には、カウンタ６０、カウンタ６０の値が
有効かどうかを示すカウンタセットビット１２、第３図
に示したカウンタ更新のためのキャリー発生部７６、Ｃ
ＡＭでヒツトワードがあった場合、ＬＲＵのカウンタの
比較を行う比較部７ｏ、ＣＡＭ、ＲＡＭにデータを書き
込む場合、カウンタセットビット１２、ＣＡＭＰＫＮＧ
ワード線３８、ＣＡＭフル線３６、連想メモリビット線
２８を参照し、物理的に一方方向からカウンタが有効か
どうかを示すカウンタセットビット１２をセットし、そ
のワードに対応するＣＡＭ、ＲＡＭのワードをプロセス
ＩＤ一括りセット線２２によるプロセスＩＤ一括リセッ
ト後には、ＬＲＵカウンタセットビット１２がバリッド
とＣＡＭのバリッドビット１８がインバリッドであるワ
ードを指定する回路ア８及び前記ワードを示すリースト
・リセントリ・ユーズドリプレースワード線３４（以下
ＬＲＵリプレースワード線を略称する。）、カウンタ６
０の値と、上記カウンタセットビット１２の初期化を目
的とする第２のＬＲＵと、一括リセット線３２を設ける
。

第２〜３図には、本発明によるＴＬＢの実施例を示す。

以下では、まずＴＬＢの各要素について簡単に説明を行
い、次にＴＬＢ動作時における詳細な説明を行う。第２
図は、本発明によるＴＬＢのＣＡＭｌ　４である。ＣＡ
Ｍｌ　４には、ワード上にプロセサで実行されているプ
ロセスかう生シた論理アドレスを格納する論理アドレス
部１６と○から３のプロセスの認識番号を格納するプロ
セスＩＤ部２０　（ＩＤ１５０　、　ＩＤＯ５２）、ワ
ード上のＣＡＭｌ４の論理アドレス部１６とプロセスＩ
Ｄ２Ｑ及びＲＡＭ１１に格納されている物理アドレス部
の有効性を示すバリッドビット１８、各ワードのバリッ
ドビット１８を参照し、物理的に一方方向から上位にあ
るインバリッドであるワードを求めるＰＨ）ｌｃ２４、
上記ワードをＬＲＵ回路１０伝えることを目的とするＰ
ｌ！：ＮＧワード線３８及びもしインバリッドであるワ
ードがなくＣＡＭがバリッドなデータでつまっている場
合ＬＲＵ１０にこれを伝えることを目的とするＣＡＭフ
ル線２線上６ける。３６はＣＡＭで、アドレス変換の際
、入ってきた論理アドレスがヒツトしたワードをＬＲＨ
にしらせるＣＡＭヒツトワード線、２８はＣＡＭでヒツ
トワードがあったかどうかをしらせるＣＡＭヒント線、
３０はＣＡＭのバリッドビットの初期化を目的とする。

一括りセット線と２２は同一のプロセス認識番号を持つ
複数ワードのバリッドビットを目的とするプロセスより
一括りセット線である。５１は上記一括リセット線３ｏ
とプロセスＩＤ一括リセット線を受は取りバリッドビッ
トをリセットするだめの回路、５４はＣＡＭ１４のタイ
ミングを合わせるダミーワード部である。

第３図には、ＴＬＢのＬＲＵの１ワードを示す。

ＬＲＵｌｏは、大きくわけると、カウンタ部６０とそれ
以外の制御部からなる。

カウンタ部６０は、カウンタの値を保持するカウンタデ
ータ部６２、カウンタのキャリーを伝達するキャリ一部
６４、制御部はヒツトしたワードの場合はカウンタの値
をカウンタ参照ビット線６６にのせ、ヒツトしていない
ワードの場合では自分のワードのカウンタの値と比較し
、参照のカウンタの値と比べそれ以下の場合にはそのワ
ードのカウンタを１だけ増加させるために、比較ワード
線６８をアクティブにするクレームによる比較部７ｏ、
そして初期化または、ヒントしたワードのためにカウン
タの値をリセットするためのリセット部７２、そのワー
ドのカウンタが有効かどうかを示すビット（Ｒ−Ｓフリ
ップフロップ７４）、比較部７０でアクティブになった
比較ワード線６８を受は取るかまたはＣＡＭミスヒツト
した場合、今までにＲ−Ｓフリップ７０ツブがセットさ
れているワードについてのみキャリーを発生させるカウ
ンタ更新のためのキャリー発生部７６、ＰＫＮＧワード
線３８、ＣＡＭフル線２０、ＣＡＭヒツト線２８に応答
し、ＬＲＵとＣＡＭ　、ＲＡＭの一貫性を保つことを目
的とするＬＦｔＵワード線３４全３４させるＬＲＵリプ
レースワード発生部７８からなっている。１４０　、１
４２°、１４４はタイミングをとるクロックである。

ＲＡＭについては、一般的なものであるので省略する。

以上で、本発明によるＴＬＢのＣＡＭ、ＲＡＭの実施例
について簡単に説明を行ったが、以下では、本発明によ
るＴＬＢの詳細な説明（主にＬＲＵに関して）を行う。

図２〜３では、回路についての動作を、図４には動作時
のデータの変化を示す。

ここではＴＬＢを８エントリとして説明する。本発明に
よるＴＬＢを動作させた場合、大別すると次の２つの場
合が考えられる。

１）通常動作　（プロセスＩＤ一括りセット線２２によ
る消去がなく、ＣＡＭのバリラドビット１８と、ＬＲＵのＲ− Ｓフリップフロップている場合）２）非通常動作　（プロセスＩＤ一括りセット線２２に
よる消去が行なわれ、ＣＡＭのバリッドビット１８と、ＬＲＵのＲ−Ｓフリップフロップと一致していない場合）以下ではそれぞれについて述べる。

（１）通常動作ＴＬＢの初期化のため連想メモリではバリッドビットの
初期化を目的とする一括リセット線３０、ＬＲＵｌｏで
：はＬＲＵ一括りセット線３２をアクティブにし、カウ
ンタの値とカウンタが有効かどうかを示すビットをリセ
ットしＴＬＢを初期化する。この時、ＴＬＢ、各要素の
保持しているデータは図４　−　ａのようになる。図４
−２Ｌ中のーは不明のデータが入っていることを示し、
Ｒ−Ｓフリップフロップ７４とバリッドビット１８とカ
ウンタ６２の０はリセット、後に出てくる１はセットさ
れていることを示す。

１）次にＣＡＭに新しいアドレス（ＩＤ，）、ＬＯＧｌ
）が入ってくるとＣＡＭでは、バリッドビット１８がセ
ットされたワードがないため、連想メモリヒツト線２８
が、インアクティブとなり、ミスヒツトをＬＲＨに伝え
る。外部からＲＡＭに書き込むデータが転送され、リプ
レース可能信号８６が帰ってくるとＬＲＵｌ　０では、
上記リセット動作によりすべてのＲ−３フリップフロッ
プ了４がリセットされ、このため各ワードの１２０によ
り物理的に一方方向から見て上位にあるワードの信号線
１４０のみアクティブな状態となっている。ＬＲＵリプ
レースワード発生部７８で、ＣＡＭヒツト線３６、ＣＡ
ＭＰＫＮＧワード線３８と、上記信号線を１２２　、１
２３で論理を組むこと１２４によりＬＲＵリプレースワ
ード線３４全３４させると同時に同一ワードのＲ−Ｓフ
リップフロップ７４のセットを行う。この一連の操作で
、ＴＬＢの内容は第４図のａからｂへと変化する。

１１）さらに連想メモリ１４に先にセットした論理アド
レス（ＩＤ、、ＬＯＧｌ）以外のアドレス（より１゜Ｌ
ＯＧ２）が入ってきた場合、再び連想メモリヒツト線２
８は、インアクティブになり、連想メモリはばスヒノト
を示す。この時、先にセットされていたワードは、キャ
リー発生部７６の１０２によシカウンタにキャリーを伝
えカウンタを１だけインクリメントさせ、ミスヒツトに
より、今度セットされるワードは先に述べた１の動作に
よりセントされる。この時、ＴＬＢの内容はｂからＣへ
変化する。そして、ミスヒツトを数回続けると上記ｉ、
ｉｉの操作をくりかえし、ＴＬＢの内容はｄのようにな
る。

１１１）その後、今まででセットされていた論理アドレ
ス（ＩＤ１．ＬＯＧ２）が入ってきたとする。この時、
ＣＡＭｌ４はＣＡＭヒツト線２８をアクティブにし、Ｌ
ＲＵ１４に今度入力された論理アドレスがヒツトしたこ
とを伝えるＬＲＵ１４はこれを受は取シ、ＣＡＭでヒツ
トワードがあった場合、ＬＲＨのカウンタの比較を行う
比較部７０の１０４により、以前にプリチャージしてイ
タ。カウンタ参照ビット線６ｅを、カウンタデータ部６
２とＣＡＭヒツトワード線３６で１０６と１０８のＮｃ
ｈ　）ランジスタをＯＮ状態にすることにより、ディス
チャージし、カウンタ参照ビット線６６に、ＣＡＭｌ４
でヒントしたワード線のＬＲＵカウンタのデータ６２を
のせる。そして比較部７０の１１０により以前にプリチ
ャージしていた比較ワード線６８に対し、今までにセッ
トされているワードのカウンタの各カウンタデータ部６
２と今までの操作でカウンタ参照ビット線６６とを比較
して、カウンタの値が参照する値よシ大きいか同じ場合
には１１２より上位のカウンタビットに導通させ上位の
比較結果を反映させるようにし、小さい場合には１１６
によシブイスチャージするようにし、比較ワード線６８
によシキャリー発生部７６に伝える。

キャリー発生部子６では、上記信号線６８を受は取り、
１０２でＲ−３フリツプ７０ツブ７４がセットされてい
た場合キャリーを発生し、カウンタ部６４にキャリー線
８Ｑにより伝え、ＣＡＭｌ　４でヒツトしたワードのカ
ウンタ以下の他のワードについてのみ、カウントアツプ
し、ヒツトワード以上のカウンタについては何も行わず
ヒツトワードのカウンタについては、１１４によりリセ
ット線８２をアクティブにし、カウンタの値をクリアす
る。この時、ヒツトしたワードが上位から２番目とした
場合、ＴＬＢの内容はｄからｅへと変化する。

このようないくつかのアドレスが入９、ヒツト、ミスヒ
ツトをさらに繰り返した場合、θからｆのようになり、
ＴＬＢば、すべてうめつくされ、ＣＡＭフル線２線上６
クティブ状態となりＬＲＵはこれを受けとる。

１い　ｆのようにＣＡＭｌ４が満たされた状態で一度も
参照されていない論理アドレスプロセスＩＤ（ＩＤ２．
ＬＯＧ９）が入ってくるとＣＡＭは先にあげたと同様に
、ミスヒツトをＬＲＨに伝える。

そしてリプレース可能信号８６が外部から帰ってくると
、ＬＲＵは、連想メモリが一杯なので、キャリー発生部
７６の１０２ですべてのワードについてキャリーを発生
させる。キャリーが発生されただめ、ＬＲＨのすべての
ワードのうち、−ワードだけ、最上位キャリー線８４が
アクティブになり、−時的にＲ−Ｓフリップフロップ了
４がリセットされ、これがＬＲＵすブレースワード発生
部子８に伝わり、ＬＲＵリプレースワード線３４を発生
させ、それと同時に、再びＲ−Ｓクリップフロップ７４
をセットする。その後、ＬＲＵリプレースワード線がア
クティブになっているワードについて、ＣＡＭとＲＡＭ
に書き込みが行われる。この時、ＴＬＢの内容はｆから
ｇへ変化する。

（２）非通常動作１）今まで、ＴＬＢに格納されたデータのうち不要にな
ったＩＤが生じた場合、ここではより１が不要になった
とし、同一のプロセスＩＤを持つ複数ワードのバリッド
ビットのリセットを目的とする回路とプロセスＩＤ一括
リセット線を用いると、ｇからｈのように変化する。こ
の時、ＣＡＭのりセット回路６１は、消去したいプロセ
スＩＤのみに接続されたトランジスタのミラＯＮにしバ
リッドビット１８をリセットする。

この時、ＣＡＭのＰＥＮＣは消去されたワードのうち、
一方方向からみて一番上位のワードのみ、アクティブに
セットしている。

ここで、ＣＡＭにヒツトするような論理アドレスとプロ
セスＩ　Ｄ　（ＩＤ、）、ＬＯＧｓ）が入ってきたとす
る。この時、ＬＲＵばＣＡＭビット信号２８とＲ−Ｓフ
リップフロップ７４を参照し、すべてのカウンタの値が
正当であるため、上記（１）のｉｖの動作をし、ＴＬＢ
の内容をｈからｊのように変化する。

１１）最後に、このような状態で、ＣＡＭミスヒツトを
するような論理アドレスとプロセスＩＤ（ＩＤ２　、１
．＋０Ｇ１０）が入ってくる場合を考える。

この時、ＣＡＭのＰＥＮ０部５６は一方方向からみて最
上位のワードのみをアクティブにＣＡＭフル線２６をイ
ンアクティブに、ＣＡＭヒツト線２線分８ンアクティブ
にしている。

ＬＲＵは、これらを受けと９、ＬＲＵリプレースワード
発生部了８でＰＩＣＮＣワード線２６がアクティブにな
っているワードを、ＬＲＵのカウンタには、１１８によ
りそのワードがヒツトしたようにみせかけ、ＬＲＵヒツ
トワード線９２をアクティブにし、（１）−ｉｖでのべ
たようなカウンタの更新を行い、ＬＲＵリプレースワー
ド線３４を、Ｌ　ＲＵ　ＩＪプレース可能信号８６が帰
ってくると、アクティブにし、ＣＡＭ１４、ＲＡＭ１１
のデータの更新を行う。この時、ＴＬＢの内容はコから
ｋのように変化する。

そして、手に述べたミスヒツトを繰シ返し、ＣＡＭのバ
リッドビット１８がクリアされているワードの場所に、
ミスヒツトを起こした論理アドレスとプロセスＩ　Ｄ、
ＲＡＭ１１には変換する物理アドレス等の情報を格納し
、ＬＲＵはそのワードのカウンタの値をリセットを行っ
ていくと、ＴＬＢの内容ばｋから１のように変化し、通
常のＴＬＢの内容に戻る。これにより、プロセスＩＤ一
括りセット線２２による消去が起った後でも、上記の動
作でＴＬＢの一貫性は保つことができる。

発明の効果本発明によるＴＬＢを用いることにより、次の効果が期
待できる。

１）コンテキスト・スイッチングが起った場合でも、Ｔ
ＬＢの内容をリセットする必要がない。

２）不要になったプロセスのデータの消去が行なえる。

【図面の簡単な説明】

第１図は本発明の一実施例における高速アドレス変換装
置の構成図、第２図は同実施例における連想メモリの回
路図、第３図は同実施例におけるＬＲＨの回路図、第４
図は同実施例を用いた場合ノ高速アドレス変換装置のデ
ータの変化を示す図、第５図は従来のＬＲＵを用いた高
速アドレス変換装置の構成図である。１０・・・・・・リースト・リセントリ・ユーズド回路
（ＬＲＵ）、１１・・・・・・ランダムアクセスメモリ
（ＲＡＭ）、１２・・・・・・カウンタセットビット（
７４Ｒ−Ｓフリップフロップ）、１４・・・・・・連想
メモリ（ＣＡＭ）、１６・・・・・・論理アドレス部、
１８・・・・・・バリッドビット、２Ｑ・・・・・・プ
ロセス認識番号部、２２・・・・・・プロセスＩＤ一括
り七ノｌ［ｌ、２４・・・・・・プライオリティエンコ
ーダ、２６・・・・・・連想メモリフル線、２８・・・
・・・連想メモリヒツト線、３０・・・・・・一括りセ
ット線、３２・・・・・・ＬＲＵ一括リセット線、３４
・・・・・・ＬＲＵリプレースワード線、３６・・・・
・・連想メモリヒツトワード線、３８・・・・・・プラ
イオリティエンコータワード線（ＰＫＮＧ７−ド線）、
４゜・・・・・・ＲＡＭアクセスワード線、４２・・・
・・・物理アドレス部、５ｏ・・−・・・プロセスＩＤ
セル（ＩＤ、　）、　５２・・・・・・プロセスよりセ
ル（ＩＤ、））、５１・・・・・・リセット回路、５４
・・・・・・ダミーワード部、６ｏ・・・・・・カウン
タ部、６２・・・・・・カウンターデータ部、６４・・
・・・・キャリ一部、６６・・・・・・カウンタ参照ビ
ット線、ら８・・・・・・比較ワード線、Ｔｏ・・・・
・・比較部、７２・・・・・・リセット部、７４・・・
・・・Ｒ−Ｓフリップフロップ、７６・・・・・・キャ
リー発生部、７８・・・・・・ＬＲＵリプレースワード
発生部、８０・・・・・・キャリー線、８２・・・・・
・リセット線、８４・・・・・・最上位キャリー線、８
６・・・・・・リプレース可能信号、９２・・・・・・
ＬＲＵヒツトワード線、１０２〜１４４・・・・・・信
号及びデータを作るだめの回路、ＬＯ（ｒ　　・・・・
・・論理アドレス、ＰＨＹ＃・・・＃・・・物理アドレス＋保護情報、−・・・・・・不明な
データ、１・・・・・・セット、０・・・・・・リセッ
ト（クリア）　、２０６・・・・・・連想メモリビット
線、２０８・・・・・・ＬＲＵカウンタ、２１０・・・
・・・ＬＲＵリプレースワード線、２１２・・・・・・
連想メモリヒツトワード線、２１４・・・・・・バリッ
ドビット、２１６・・・・・・論理アドレス部、２１８
・・・・・・ＲＡＭアクセスワード線、２２０・・・・
・・物理アドレス部。第４図第４図（）　ＩＤ１．ＬＯ（ｚ２第４図第４図、ｒＤｚ　、ＬＯＧｆＯＩＤ２．１Ｏ（ｔｌｉ韮

Claims

【特許請求の範囲】

（１）連想メモリ、ランダムアクセスメモリ、リースト
・リセントリ・ユーズド回路からなり、連想メモリのワ
ード上にプロセサで実行されているプロセスから生じた
論理アドレスを格納する論理アドレス部とそのプロセス
の認識番号を格納するプロセス認識番号部、前記連想メ
モリのワード上の論理アドレス部と、プロセス認識番号
に対応するランダムアクセスメモリに格納されている物
理アドレス部と、前記ワードの有効性を示すバリッドビ
ットと、前記連想メモリのバリッドビットの各ワードの
初期化を目的とする第１の一括リセット線を設け、前記
リーストリセントリ・ユーズド回路には、カウンタ、カ
ウンターが有効かどうかを示すビット、カウンタ更新の
ためのキャリー発生部、連想メモリでヒットワードがあ
った場合カウンタの比較を行う比較部、上記ビットを参
照し、前記連想メモリ、ランダムアクセスメモリにデー
タを書き込む場合物理的に一方方向からカウンタが有効
かどうかを示すビットをセットし、そのワードに対応す
る連想メモリ、ランダムアクセスメモリのワードを指定
する回路及び前記ワードを示すリースト・リセントリ・
ユーズドリプレースワード線、カウンタの値と上記のカ
ウンタが有効かどうかを示すビットの初期化を目的とす
る第２の一括リセット線を設けることを特徴とする高速
アドレス変換装置。
（２）連想メモリにプロセス認識番号を参照し、プロセ
スが不要またはプロセサで扱うプロセスがプロセス認識
番号部では扱かえない数となった場合、同一のプロセス
認識番号を持つ複数ワードのバリッドビットのリセット
を目的とプロセス認識番号一括リセット線、バリッドビ
ットを参照し、物理的に一方方向から上位にあるインバ
リッドであるワードを求めるプライオリティーエンコー
ダと、上記ワードをリースト・リセントリ・ユーズド回
路に伝えることを目的とするプライオリティーエンコー
ダワード線、もしインバリッドであるワードがなく連想
メモリがバリッドなデータでつまっている場合、リース
ト・リセントリ・ユーズド回路にこれを伝えることを目
的とする連想メモリフル線を設け、リースト・リセント
リ・ユーズド回路には、上記信号線と連想メモリヒット
線に応答し、プロセス認識番号一括リセット線によるプ
ロセス認識番号一括リセット後も前記リーストリーセン
トリ・ユーズド回路のカウンタの値が有効かどうかを示
すビットと前記連想メモリとランダムアクセスメモリの
データの有効性を示すビットの一貫性を保つことを目的
とするリースト・リセントリ・ユーズドリプレースワー
ド線を発生する回路を設けてなる特許請求の範囲第１項
記載の高速アドレス変換装置。