JPS6381660A - 磁気メモリ制御装置 - Google Patents
磁気メモリ制御装置Info
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- JPS6381660A JPS6381660A JP61225991A JP22599186A JPS6381660A JP S6381660 A JPS6381660 A JP S6381660A JP 61225991 A JP61225991 A JP 61225991A JP 22599186 A JP22599186 A JP 22599186A JP S6381660 A JPS6381660 A JP S6381660A
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- memory device
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
- G06F3/0601—Interfaces specially adapted for storage systems
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
- G06F3/0601—Interfaces specially adapted for storage systems
- G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
- G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
- G06F3/0656—Data buffering arrangements
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、磁気メモリ制御装置に関し、例えばハード
ディスクメモリ制御装置に利用して有効な技術に関する
ものである。
ディスクメモリ制御装置に利用して有効な技術に関する
ものである。
比較的低速でのデータの書き込み又は読み出しが行われ
るハードディスクメモリ装置と、比較的高速でデータの
転送が行われるマイクロコンピュータ等のホストとの間
で効率良（データの授受を行う機能を持たせるため、×
２面のデータバッファを備えたものが、例えば■日立製
作所、昭和６０年６月発行ｒＨＤ６３４６３ （ＨＤＣ
）−Ｌ−ザーズマニアル」によって公知である。すなわ
ち、書き込み動作にあっては、ホスト側から一方のバッ
ファメモリに転送された１セクタ分のデータをハードデ
ィクスメモリ装置に書き込んでいる間に、次のセクタの
データの他方のバッファメモリに転送させるものである
。また、読み出し動作にあっては、ハードディスクメモ
リ装置から読み出される１セクタ分のデータを一方のバ
ッファメモリに転送している間に、既に他方のバッファ
メモリに読み出された１つ前のセクタのデータをホスト
側に転送するものである。
るハードディスクメモリ装置と、比較的高速でデータの
転送が行われるマイクロコンピュータ等のホストとの間
で効率良（データの授受を行う機能を持たせるため、×
２面のデータバッファを備えたものが、例えば■日立製
作所、昭和６０年６月発行ｒＨＤ６３４６３ （ＨＤＣ
）−Ｌ−ザーズマニアル」によって公知である。すなわ
ち、書き込み動作にあっては、ホスト側から一方のバッ
ファメモリに転送された１セクタ分のデータをハードデ
ィクスメモリ装置に書き込んでいる間に、次のセクタの
データの他方のバッファメモリに転送させるものである
。また、読み出し動作にあっては、ハードディスクメモ
リ装置から読み出される１セクタ分のデータを一方のバ
ッファメモリに転送している間に、既に他方のバッファ
メモリに読み出された１つ前のセクタのデータをホスト
側に転送するものである。
上記のディスクメモリ制御装置では、誤り処理のために
、ＣＲＣ（Ｃｙｃｌ ｉｃ Ｒｅｄｕｎｄａｎｃｙ Ｃ
ｏｄｅ）の検出／発生回路が設けられている。しかしな
がら、この誤り検出は、ハードディスクメモリ装置に書
き込まれたデータを読み出して、そのパリテ ゛イチェ
ックを行うのみであるので、完全な誤り検出が行えない
。本願発明者は、上記データ転送効率化のために設けら
れる×２面バッファを利用して、書き込み／読み出し速
度を低下させることなくデータコンベアチェック機能を
付加することを考えた。
、ＣＲＣ（Ｃｙｃｌ ｉｃ Ｒｅｄｕｎｄａｎｃｙ Ｃ
ｏｄｅ）の検出／発生回路が設けられている。しかしな
がら、この誤り検出は、ハードディスクメモリ装置に書
き込まれたデータを読み出して、そのパリテ ゛イチェ
ックを行うのみであるので、完全な誤り検出が行えない
。本願発明者は、上記データ転送効率化のために設けら
れる×２面バッファを利用して、書き込み／読み出し速
度を低下させることなくデータコンベアチェック機能を
付加することを考えた。
この発明の目的は、効率的なデータ転送機能とデータベ
リファイ機能とを合わせ持つ磁気メモリ制＜ＴＪ装置を
提供することにある。
リファイ機能とを合わせ持つ磁気メモリ制＜ＴＪ装置を
提供することにある。
この発明の前記ならびにそのほかの目的と新規な特徴は
、本明細書の記述および添付図面から明らかになるであ
ろう。
、本明細書の記述および添付図面から明らかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
を簡単に説明すれば、下記の通りである。
すなわち、磁気メモリ装置の単位の記憶容量に対応した
記憶容量を持つ少なくとも一対のバッファメモリをホス
ト側のインターフェイス回路と磁気メモリ装置側のイン
ターフェイス回路との間で選択的に接続する一対のマル
チプレクサと、上記−対のバッファメモリからの信号を
受けて、その−致／不一致を検出するデータ比較回路を
設けるものである。
記憶容量を持つ少なくとも一対のバッファメモリをホス
ト側のインターフェイス回路と磁気メモリ装置側のイン
ターフェイス回路との間で選択的に接続する一対のマル
チプレクサと、上記−対のバッファメモリからの信号を
受けて、その−致／不一致を検出するデータ比較回路を
設けるものである。
〔作 用）
上記した手段によれば、一対のマルチプレクサの相補的
な切り換えによって、ホスト側と磁気メモリ装置側との
間で効率よくデータ転送を行うとともに、上記マルチプ
レクサの制御によって一方のバッファメモリに磁気メモ
リ装置からのデータを転送し、他方のバッファメモリに
ホスト側から書き込みデータを転送して、次のセクタの
データ読み出しまでの間にデータ比較回路によって両者
の一致／不一致を検出することができる。
な切り換えによって、ホスト側と磁気メモリ装置側との
間で効率よくデータ転送を行うとともに、上記マルチプ
レクサの制御によって一方のバッファメモリに磁気メモ
リ装置からのデータを転送し、他方のバッファメモリに
ホスト側から書き込みデータを転送して、次のセクタの
データ読み出しまでの間にデータ比較回路によって両者
の一致／不一致を検出することができる。
第１図には、この発明に係る磁気メモリ制御装置の一実
施例のブロック図が示されている。この実施例のハード
ディスク制御装置は、特に制限されないが、公知の半導
体集積回路の製造技術によって、特に制限されないが、
単結晶シリコンのような１個の半導体基板上において形
成される。
施例のブロック図が示されている。この実施例のハード
ディスク制御装置は、特に制限されないが、公知の半導
体集積回路の製造技術によって、特に制限されないが、
単結晶シリコンのような１個の半導体基板上において形
成される。
特に制限されないが、この実施例の磁気メモリ制御装置
は、ハードディスク制御装置に向けられている。すなわ
ち、この実施例のハードディスク制御装置は、ハードデ
ィスクメモリ装置ＤＳＫとマイクロコンピュータ等から
なるホトスＨ３との間の広義のインターフェイスを構成
する。
は、ハードディスク制御装置に向けられている。すなわ
ち、この実施例のハードディスク制御装置は、ハードデ
ィスクメモリ装置ＤＳＫとマイクロコンピュータ等から
なるホトスＨ３との間の広義のインターフェイスを構成
する。
一対のバッファメモリＢＵＦ１．ＢＵＦ２は、図示しな
いハードディクスメモリ装置ＤｓＫにおける単位（１セ
クタ）分の記憶データ（例えば２５６バイト）のような
記憶容量を持つようにされる。上記一対のバッファメモ
リＢＵＦ１．ＢＵｊ２は、マルチプレクサＭＰＸＩを介
して選択的に、高速にデータ転送が行われるホス）Ｈ３
に対応したインターフェイスＨＩＮＦに接続される。ま
た、上記一対のバッファメモリＢＵＦ１．ＢＵＦ２は、
マルチプレクサＭＰＸ２を介して選択的に、比較的低速
でデータの転送が行われるハードディスクメモリ装置Ｄ
ＳＫに対応したインターフェイスＤＩＮＦに接続される
。
いハードディクスメモリ装置ＤｓＫにおける単位（１セ
クタ）分の記憶データ（例えば２５６バイト）のような
記憶容量を持つようにされる。上記一対のバッファメモ
リＢＵＦ１．ＢＵｊ２は、マルチプレクサＭＰＸＩを介
して選択的に、高速にデータ転送が行われるホス）Ｈ３
に対応したインターフェイスＨＩＮＦに接続される。ま
た、上記一対のバッファメモリＢＵＦ１．ＢＵＦ２は、
マルチプレクサＭＰＸ２を介して選択的に、比較的低速
でデータの転送が行われるハードディスクメモリ装置Ｄ
ＳＫに対応したインターフェイスＤＩＮＦに接続される
。
この実施例では、ベリファイチェックを行うため、上記
バッファメモリＢＵＦＩとＢＵＦ２との対応するデータ
を比較して、その一致／不一致を検出するエラーチェッ
ク回路ＥＲＣが設けられる。
バッファメモリＢＵＦＩとＢＵＦ２との対応するデータ
を比較して、その一致／不一致を検出するエラーチェッ
ク回路ＥＲＣが設けられる。
このエラーチェック回路ＥＲＣは、上記バッファメモリ
ＢＵＦ １とＢＵＦ２との対応するデータに不一致があ
ると、エラー信号ＥＲＲを発生して上記インターフェイ
ス回路ＨＩＮＦを介してホストＨ３に伝える。ホストＨ
３は、上記エラー信号ＥＲＲを受けると、再書き込み等
のデータ処理を行う。
ＢＵＦ １とＢＵＦ２との対応するデータに不一致があ
ると、エラー信号ＥＲＲを発生して上記インターフェイ
ス回路ＨＩＮＦを介してホストＨ３に伝える。ホストＨ
３は、上記エラー信号ＥＲＲを受けると、再書き込み等
のデータ処理を行う。
なお、上記マルチプレクサＭＰＸ１．ＭＰＸ２の切り換
え、及びバッファメモリＢＵＦＩ、ＢＵＦ２の選択及び
その書き込み又は読み出しの動作モードの制御、並びに
インターフェイス回路ＨＩＮＦ、ＨＩＮＦ２に動作に必
要な制御は、制御回路Ｃ０ＮＴにより行われる。この制
御回路Ｃ０ＮＴは、特に制限されないが、マイクロプロ
グラム方式によって各種コマンドに対応した動作制御信
号及びタイミング信号を発生させる。なお、同図におい
ては、上記制御回路は本発明に直接関係がないこと及び
図面が複雑化されるのを防止するために、上記制御信号
及びタイミング信号は省略されている。
え、及びバッファメモリＢＵＦＩ、ＢＵＦ２の選択及び
その書き込み又は読み出しの動作モードの制御、並びに
インターフェイス回路ＨＩＮＦ、ＨＩＮＦ２に動作に必
要な制御は、制御回路Ｃ０ＮＴにより行われる。この制
御回路Ｃ０ＮＴは、特に制限されないが、マイクロプロ
グラム方式によって各種コマンドに対応した動作制御信
号及びタイミング信号を発生させる。なお、同図におい
ては、上記制御回路は本発明に直接関係がないこと及び
図面が複雑化されるのを防止するために、上記制御信号
及びタイミング信号は省略されている。
以上の各回路ブロックは、上記エラーチェック回路ＥＲ
Ｃ及びそれに信号を供給する信号経路を除き、基本的に
は前記ハードディスク制御装置（ＨＯ２３４６３）と同
様な回路により構成できるものである。
Ｃ及びそれに信号を供給する信号経路を除き、基本的に
は前記ハードディスク制御装置（ＨＯ２３４６３）と同
様な回路により構成できるものである。
次に、第２図に示す動作概念図を参照して、書き込み動
作の一例を説明する。
作の一例を説明する。
例えば、マイクロコンピュータ等のホストＨ８側からハ
ードディスクメモリ装？＆ＤＳＫに書き込みを行う場合
、第１のマルチプレクサＭＰＸＩはバッファメモリＢＵ
Ｆ ｌ側に切り換えられる。これにより、ホストＨ３か
ら供給される１セクタ分のデータＤＯは、インターフェ
イス回路ＨＩＮＦを介してバッファメモリＭＵＦＩに高
速に書き込まれる。そして、ハードディスクメモリ装？
！ＤＳＫにおいて、指定されたトランクの指定されたセ
クタＯの選択が行われると、第２のマルチプレクサＭＰ
Ｘ２がバッファメモリＢＵＦＩ側に切り換えられ、上記
バッファメモリＢＵＦＩに転送されたデータＤＯが、イ
ンターフェイスＤＩＮＦを介してシリアルデータに変換
されて上記セクタＯに書き込まれる。この実施例では、
このハードディクスメモリ装置ＤｓＫに対する書き込み
時間を利用して１のマルチプレクサＭＰＸＩがバッファ
メモリＢＵＦＺ側に切り換えられる。これにより、ホス
トＨ３から供給される１セクタ分の次のデータＤ１は、
インターフェイス回路ＨＩＮＦを介してバッファメモリ
ＭＵＦ２に高速に書き込まれる。
ードディスクメモリ装？＆ＤＳＫに書き込みを行う場合
、第１のマルチプレクサＭＰＸＩはバッファメモリＢＵ
Ｆ ｌ側に切り換えられる。これにより、ホストＨ３か
ら供給される１セクタ分のデータＤＯは、インターフェ
イス回路ＨＩＮＦを介してバッファメモリＭＵＦＩに高
速に書き込まれる。そして、ハードディスクメモリ装？
！ＤＳＫにおいて、指定されたトランクの指定されたセ
クタＯの選択が行われると、第２のマルチプレクサＭＰ
Ｘ２がバッファメモリＢＵＦＩ側に切り換えられ、上記
バッファメモリＢＵＦＩに転送されたデータＤＯが、イ
ンターフェイスＤＩＮＦを介してシリアルデータに変換
されて上記セクタＯに書き込まれる。この実施例では、
このハードディクスメモリ装置ＤｓＫに対する書き込み
時間を利用して１のマルチプレクサＭＰＸＩがバッファ
メモリＢＵＦＺ側に切り換えられる。これにより、ホス
トＨ３から供給される１セクタ分の次のデータＤ１は、
インターフェイス回路ＨＩＮＦを介してバッファメモリ
ＭＵＦ２に高速に書き込まれる。
上記ホストＨ３と上記バッファメモリＢＵＦＩ。
ＢＵＦ２との間のデータ転送は、ハードディスクメモリ
装置ＤＳＫにおけるｌセクタ分のアクセス時間に比べて
、高速（短時間）に行えることから、空き時間を利用し
てホストシステムは、ディスクデータ転送動作以外のジ
ョブを実行できる。これによって、システムのスルーブ
ツトを向上することができる。
装置ＤＳＫにおけるｌセクタ分のアクセス時間に比べて
、高速（短時間）に行えることから、空き時間を利用し
てホストシステムは、ディスクデータ転送動作以外のジ
ョブを実行できる。これによって、システムのスルーブ
ツトを向上することができる。
上記ハードディスクメモリ装ｆｉＤｓＫに対して最初の
セクタ０にデータの書き込みが終了し、次のセクタｌが
選択されると、第２のマルチプレクサＭＰＸ２がバッフ
ァメモリＢＵＦ２側に切り換えられ、上記バッファメモ
リＢＵＦ２に転送されたデータＤＩが、インターフェイ
スＤＩＮＦを介してシリアルデータに変換されて上記セ
クタ１に書き込まれる。この間を利用して、第１のマル
チプレクサＭＰＸＩは、再びパフファメモリＢＵＦｌ側
に切り換えられる。これにより、ホストＨ３から供給さ
れる１セクタ分の次のデータＤ２は、インターフェイス
回路ＨＩＮＦを介してバッファメモリＭＵＦＩに高速に
書き込まれる。
セクタ０にデータの書き込みが終了し、次のセクタｌが
選択されると、第２のマルチプレクサＭＰＸ２がバッフ
ァメモリＢＵＦ２側に切り換えられ、上記バッファメモ
リＢＵＦ２に転送されたデータＤＩが、インターフェイ
スＤＩＮＦを介してシリアルデータに変換されて上記セ
クタ１に書き込まれる。この間を利用して、第１のマル
チプレクサＭＰＸＩは、再びパフファメモリＢＵＦｌ側
に切り換えられる。これにより、ホストＨ３から供給さ
れる１セクタ分の次のデータＤ２は、インターフェイス
回路ＨＩＮＦを介してバッファメモリＭＵＦＩに高速に
書き込まれる。
例えば、ホストＨ３からの書き込みデータが３セクタ分
からなる場合、上記バッファメモリＢＵＦ１に転送され
たデータＤ２は、ハードディスクメモリ装ＷＤＳＫが次
のセクタ２に対してアクセスを行うとき上記同様な第２
のマルチプレクサＭＰＸ２の切り換えにより同様に書き
込まれる。
からなる場合、上記バッファメモリＢＵＦ１に転送され
たデータＤ２は、ハードディスクメモリ装ＷＤＳＫが次
のセクタ２に対してアクセスを行うとき上記同様な第２
のマルチプレクサＭＰＸ２の切り換えにより同様に書き
込まれる。
上記書き込みが終了すると、次に説明するような書き込
みチェックが実行される。
みチェックが実行される。
第３図には書き込みチェック動作を説明するための概念
図が示されている。
図が示されている。
ハードディスクメモリ装ｆｆＤｓＫに対してはディスク
が１回転して再びセクタＯを選択すると、読み出しが指
示される。このとき、例えば第２のマルチプレクサＭＰ
Ｘ２がバッファメモリＢＵＦｌ側に切り換えられており
、上記読み出しデータＲＤＯは、インターフェイス回路
ＤＴＮＦを介してバッファメモリＢＵＦ １に書き込ま
れる。この１セクタ分のデータＲＤＯの読み出しが行わ
れている間に、第１のマルチプレクサＭＰＸＩはバシフ
ァメモリＢＵＦ２（ｔＪに切り換えられ、ホストＨ３か
らト記セクタ０に対応した凹き込みデータＤＯが再び転
送される。上記第１のセクタＯの読み出しが終了すると
、制御回路ＣＯＮ Ｔは、２つのバッファメモリＬ３Ｕ
Ｆ １とＢＵＦ２の同時読み出し動作を指示する。すな
わち、バッファメモリＢＵＦＩとＢｔＪＦ２に対して同
しアドレスを指定して読み出しを行う、この読み出し信
号は、例えばバイト単位でエラーチェック回路ＥＲＣに
供給される。エラーチェック回路は、ディジタルコンパ
レータ回路を持ち、ビット単位で比較してその一敗／不
−敗を検出する。このようなバッファメモリＢＩＪＦＩ
とＢＵＦ２とのデータ比較のための読み出し０作は、内
部回陀に設けられるエラーチェック回路ＥＲＣによって
行われることから、極めて高速に行うことができる。言
い換えるならば、セクタ間に設けられるスペース及び次
のセクタ１の先頭部に挿入されるインディフクス部の読
み出しを行っている間に、上記データの比！５２ｖＪ作
を余裕をもって終了することができる。
が１回転して再びセクタＯを選択すると、読み出しが指
示される。このとき、例えば第２のマルチプレクサＭＰ
Ｘ２がバッファメモリＢＵＦｌ側に切り換えられており
、上記読み出しデータＲＤＯは、インターフェイス回路
ＤＴＮＦを介してバッファメモリＢＵＦ １に書き込ま
れる。この１セクタ分のデータＲＤＯの読み出しが行わ
れている間に、第１のマルチプレクサＭＰＸＩはバシフ
ァメモリＢＵＦ２（ｔＪに切り換えられ、ホストＨ３か
らト記セクタ０に対応した凹き込みデータＤＯが再び転
送される。上記第１のセクタＯの読み出しが終了すると
、制御回路ＣＯＮ Ｔは、２つのバッファメモリＬ３Ｕ
Ｆ １とＢＵＦ２の同時読み出し動作を指示する。すな
わち、バッファメモリＢＵＦＩとＢｔＪＦ２に対して同
しアドレスを指定して読み出しを行う、この読み出し信
号は、例えばバイト単位でエラーチェック回路ＥＲＣに
供給される。エラーチェック回路は、ディジタルコンパ
レータ回路を持ち、ビット単位で比較してその一敗／不
−敗を検出する。このようなバッファメモリＢＩＪＦＩ
とＢＵＦ２とのデータ比較のための読み出し０作は、内
部回陀に設けられるエラーチェック回路ＥＲＣによって
行われることから、極めて高速に行うことができる。言
い換えるならば、セクタ間に設けられるスペース及び次
のセクタ１の先頭部に挿入されるインディフクス部の読
み出しを行っている間に、上記データの比！５２ｖＪ作
を余裕をもって終了することができる。
次のセクタ１において、そのデータ領域の読み出しが開
始されと、バッファメモリＢＵＦ Ｌに書き込みが指示
され、インターフェイス回路ＤＩＮＦを介して読み出さ
れる次のセクタ１のデータＲＤ１がバッファメモリＢＵ
Ｆ １に転送される。この１セクタ分のデータＲＤＩの
読み出しが行われている間に、第１のマルチプレクサＭ
ＰＸＩを介してバッファメモリＢＵＦ２にホストＨＳか
ら上記セクタ１に対応した書き込みデータＤＩが再び転
送される。上記第２のセクタ１の読み出しが終了すると
、上記同様に制御回路Ｃ０ＮＴは、２つのバッファメモ
リＢＵＦ １とＢＵＦ２の同時読み出し動作を指示して
、その読み出しデータをエラーチェック回路ＥＲＣに供
給してその一致／不−致を判定させるものである。以下
、最後のセクタ２においても同様な動作によりチェック
を行う。
始されと、バッファメモリＢＵＦ Ｌに書き込みが指示
され、インターフェイス回路ＤＩＮＦを介して読み出さ
れる次のセクタ１のデータＲＤ１がバッファメモリＢＵ
Ｆ １に転送される。この１セクタ分のデータＲＤＩの
読み出しが行われている間に、第１のマルチプレクサＭ
ＰＸＩを介してバッファメモリＢＵＦ２にホストＨＳか
ら上記セクタ１に対応した書き込みデータＤＩが再び転
送される。上記第２のセクタ１の読み出しが終了すると
、上記同様に制御回路Ｃ０ＮＴは、２つのバッファメモ
リＢＵＦ １とＢＵＦ２の同時読み出し動作を指示して
、その読み出しデータをエラーチェック回路ＥＲＣに供
給してその一致／不−致を判定させるものである。以下
、最後のセクタ２においても同様な動作によりチェック
を行う。
前述のようにホトスＨ３からのデータ転送時間を短くで
きる。したがって、この実施例のようなデータ比較動作
のためのデータ転送動作を行うものとしても、ホストシ
ステムのスループントの低下は最小に抑えられ、大きな
問題にならない、また、従来のようにＣＲＣチェックの
ためには、上記同様な読み出しを行うものである。した
がって、この実施例のデータベリファイは、従来のＣＲ
Ｃチェックのためのハードディスクメモリに対するアク
セスとよって行える。このため、上記ベリフエイモード
を含む書き込み時間が長くされることはない。
きる。したがって、この実施例のようなデータ比較動作
のためのデータ転送動作を行うものとしても、ホストシ
ステムのスループントの低下は最小に抑えられ、大きな
問題にならない、また、従来のようにＣＲＣチェックの
ためには、上記同様な読み出しを行うものである。した
がって、この実施例のデータベリファイは、従来のＣＲ
Ｃチェックのためのハードディスクメモリに対するアク
セスとよって行える。このため、上記ベリフエイモード
を含む書き込み時間が長くされることはない。
なお、本願に直接関係がないので、図示しないが読み出
し動作においては、１つのセクタのデータを一方のデー
タバッファＢＵＦＩ （又はＢＵＦ２）に転送し、次
のセクタのデータを他方のデータバッファＢＵＦ２
（又はＢＵＦ １）に転送している間に、上記一方のデ
ータバッファＢＵＦ １（ＢＵＦ２）のデータをホスト
側に転送させるものである。このようなバッファメモリ
ＢＵＦＩ。
し動作においては、１つのセクタのデータを一方のデー
タバッファＢＵＦＩ （又はＢＵＦ２）に転送し、次
のセクタのデータを他方のデータバッファＢＵＦ２
（又はＢＵＦ １）に転送している間に、上記一方のデ
ータバッファＢＵＦ １（ＢＵＦ２）のデータをホスト
側に転送させるものである。このようなバッファメモリ
ＢＵＦＩ。
ＢＵＦ２の交互の切り換えによって、ホストシステム側
のスループントを犠牲にすることなく、効率的なデータ
読み出しが可能になる。このような読み出し動作におい
ては、インターフェイス回路ＤＩＮＦに含まれるＣＲＣ
チック回路によって誤り検出及びＥＣＣ回路による誤り
訂正が行われるものである。
のスループントを犠牲にすることなく、効率的なデータ
読み出しが可能になる。このような読み出し動作におい
ては、インターフェイス回路ＤＩＮＦに含まれるＣＲＣ
チック回路によって誤り検出及びＥＣＣ回路による誤り
訂正が行われるものである。
上記の実施例から得られる作用効果は、下記の透りであ
る。すなわち、 （１）ハードディスクメモリ装置の単位の記１．１容ｌ
に対応した記憶容量を持つ少なくとも一対のバッファメ
モリをホスト側のインターフェイス回路とハードディス
クメモリ装置側の・インターフェイス回路との間で選択
的Ｃ１：接続する一対のマルチプレクサと、上記一対の
バッファメモリからの信号を受けてその一致／不一致を
検出するデータ比較回路を設けることによって、ホスト
側とハードディスクメモリ装置側との間で効率よくデー
タ転送を行うことができるとともに、上記マルチプレク
サの制御によって一方のバッファメモリにハードディス
クメモリ装置からの読み出しデータを転送し、他方のバ
ッファメモリにホスト側から書き込みデータを転送して
、次のセクタのデータ読み出しまでの間にデータ比較回
路によって両者の一致／不一致を検出することができる
という効果が得られる。
る。すなわち、 （１）ハードディスクメモリ装置の単位の記１．１容ｌ
に対応した記憶容量を持つ少なくとも一対のバッファメ
モリをホスト側のインターフェイス回路とハードディス
クメモリ装置側の・インターフェイス回路との間で選択
的Ｃ１：接続する一対のマルチプレクサと、上記一対の
バッファメモリからの信号を受けてその一致／不一致を
検出するデータ比較回路を設けることによって、ホスト
側とハードディスクメモリ装置側との間で効率よくデー
タ転送を行うことができるとともに、上記マルチプレク
サの制御によって一方のバッファメモリにハードディス
クメモリ装置からの読み出しデータを転送し、他方のバ
ッファメモリにホスト側から書き込みデータを転送して
、次のセクタのデータ読み出しまでの間にデータ比較回
路によって両者の一致／不一致を検出することができる
という効果が得られる。
（２）データ転送を効率よく行うための×２面バッファ
メモリをそのまま利用するものであるので、エラーチェ
ック回路とそれに信号を伝える内部バスを追加するとい
う簡単な構成によって、データベリファイ機能を付加す
ることができるという効果が得られる。
メモリをそのまま利用するものであるので、エラーチェ
ック回路とそれに信号を伝える内部バスを追加するとい
う簡単な構成によって、データベリファイ機能を付加す
ることができるという効果が得られる。
（３）上記（１）により、データの書き込みの信頼性を
高くできることより、ハードディスクメモリを重要なデ
ータ格納にも利用できるという効果が得られる。
高くできることより、ハードディスクメモリを重要なデ
ータ格納にも利用できるという効果が得られる。
以上本願発明者によってなされた発明を実施例に基づき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、バッファメモ
リの数は、より効率的なデータ転送のために、３以上設
けるものであってもよい。この場合には、１つのバッフ
ァメモリをハードディスクメモリ装置からの読み出しデ
ータを格納するために用い、残りのバッファメモリをホ
スト側からの３き込みチェックのためのデータ格納に用
いる。これにより、１つのバスサイクルでのデータ転送
量を大きくできるから、ホストシステム側のスループッ
トの向上を図ることができる。
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、バッファメモ
リの数は、より効率的なデータ転送のために、３以上設
けるものであってもよい。この場合には、１つのバッフ
ァメモリをハードディスクメモリ装置からの読み出しデ
ータを格納するために用い、残りのバッファメモリをホ
スト側からの３き込みチェックのためのデータ格納に用
いる。これにより、１つのバスサイクルでのデータ転送
量を大きくできるから、ホストシステム側のスループッ
トの向上を図ることができる。
この発明は、ハードディスクメモリ装置、フロッピーデ
スクメモリ装置及び磁気バブルメモリ装置等のように比
較的低速でデータの書き込み／読み出しが行われる磁気
メモリ装置とコンピュータ等のように高速にデータの転
送が行われるホストとの間でのデータ転送機能をもつ磁
気メモリ制御装置に広く利用できるものである。
スクメモリ装置及び磁気バブルメモリ装置等のように比
較的低速でデータの書き込み／読み出しが行われる磁気
メモリ装置とコンピュータ等のように高速にデータの転
送が行われるホストとの間でのデータ転送機能をもつ磁
気メモリ制御装置に広く利用できるものである。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、磁気メモリ装置の単位の記憶容量に対応し
た記憶容量を持つ少なくとも一対のバッファメモリをホ
スト側のインターフェイス回路と磁気メモリ装置側のイ
ンターフェイス回路との間で選択的に接続する一対のマ
ルチプレクサと、上記一対のバッファメモリからの信号
を受けてその一致／不一致を検出するデータ比較回路を
設けることによって、ホスト側と磁気メモリ装置側との
間で効率よくデータ転送を行うことができるとともに、
上記マルチプレクサの制御によって一方のバッファメモ
リにハードディスクメモリ装置からの読み出しデータを
転送し、他方のバッファメモリにホスト側から書き込み
データを転送して、次のセクタのデータ読み出しまでの
間にデータ比較回路によって両者の一致／不一致を検出
することができる。
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、磁気メモリ装置の単位の記憶容量に対応し
た記憶容量を持つ少なくとも一対のバッファメモリをホ
スト側のインターフェイス回路と磁気メモリ装置側のイ
ンターフェイス回路との間で選択的に接続する一対のマ
ルチプレクサと、上記一対のバッファメモリからの信号
を受けてその一致／不一致を検出するデータ比較回路を
設けることによって、ホスト側と磁気メモリ装置側との
間で効率よくデータ転送を行うことができるとともに、
上記マルチプレクサの制御によって一方のバッファメモ
リにハードディスクメモリ装置からの読み出しデータを
転送し、他方のバッファメモリにホスト側から書き込み
データを転送して、次のセクタのデータ読み出しまでの
間にデータ比較回路によって両者の一致／不一致を検出
することができる。
第１図は、この発明の一実施例を示すブロック回、
第２図は、その書き込み動作の一例を説明するための概
念図、 第３図は、そのベリファイチック動作を説明するための
概念図である。
念図、 第３図は、そのベリファイチック動作を説明するための
概念図である。
Claims (1)
- 【特許請求の範囲】 １、磁気メモリ装置の単位の記憶容量に対応した記憶容
量を持つ少なくとも一対のバッファメモリと、上記一対
のバッファメモリを選択的にホスト側のインターフェイ
ス回路に接続する第１のマルチプレクサと、上記一対の
バッファメモリを選択的に磁気メモリ装置側のインター
フェイス回路に接続する第２のマルチプレクサと、上記
一対のバッファメモリからの信号を受けて、その一致／
不一致を検出するデータ比較回路とを含むことを特徴と
する磁気メモリ制御装置。 ２、上記磁気メモリ装置は、ハードディスクメモリ装置
であり、上記単位の記憶容量とはその１セクタ分のデー
タに対応した記憶容量であることを特徴とする特許請求
の範囲第１項記載のディスクメモリ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61225991A JPS6381660A (ja) | 1986-09-26 | 1986-09-26 | 磁気メモリ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61225991A JPS6381660A (ja) | 1986-09-26 | 1986-09-26 | 磁気メモリ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6381660A true JPS6381660A (ja) | 1988-04-12 |
Family
ID=16838080
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61225991A Pending JPS6381660A (ja) | 1986-09-26 | 1986-09-26 | 磁気メモリ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6381660A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02304620A (ja) * | 1989-05-19 | 1990-12-18 | Nec Corp | 周辺制御装置 |
| JPH06259320A (ja) * | 1993-03-04 | 1994-09-16 | Hitachi Ltd | 不揮発性メモリ装置 |
| US5477552A (en) * | 1991-12-13 | 1995-12-19 | Fujitsu Limited | Apparatus and method for data check in storage system |
| JP2001357000A (ja) * | 2000-06-13 | 2001-12-26 | Hitachi Telecom Technol Ltd | 記憶装置 |
| JP2008192209A (ja) * | 2007-02-01 | 2008-08-21 | Marvell World Trade Ltd | 磁気ディスクコントローラおよび方法 |
| JP2008192210A (ja) * | 2007-02-01 | 2008-08-21 | Marvell World Trade Ltd | 磁気ディスクコントローラおよび方法 |
| JP2008192211A (ja) * | 2007-02-01 | 2008-08-21 | Marvell World Trade Ltd | 磁気ディスクコントローラおよび方法 |
| JP2008204623A (ja) * | 2008-04-07 | 2008-09-04 | Renesas Technology Corp | 不揮発性メモリ装置 |
| US7754108B2 (en) | 2005-06-08 | 2010-07-13 | UBE Industires, Ltd. | Polyimide powder for antistatic polyimide molded product and polyimide molded product thereby |
-
1986
- 1986-09-26 JP JP61225991A patent/JPS6381660A/ja active Pending
Cited By (10)
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|---|---|---|---|---|
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| US8114317B2 (en) | 2005-06-08 | 2012-02-14 | Ube Industries, Ltd. | Polyimide powder for antistatic polyimide molded product and polyimide molded product thereby |
| JP2008192209A (ja) * | 2007-02-01 | 2008-08-21 | Marvell World Trade Ltd | 磁気ディスクコントローラおよび方法 |
| JP2008192210A (ja) * | 2007-02-01 | 2008-08-21 | Marvell World Trade Ltd | 磁気ディスクコントローラおよび方法 |
| JP2008192211A (ja) * | 2007-02-01 | 2008-08-21 | Marvell World Trade Ltd | 磁気ディスクコントローラおよび方法 |
| JP2008204623A (ja) * | 2008-04-07 | 2008-09-04 | Renesas Technology Corp | 不揮発性メモリ装置 |
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