JPS6382015A - 歯抜けクロツク生成回路 - Google Patents
歯抜けクロツク生成回路Info
- Publication number
- JPS6382015A JPS6382015A JP61226853A JP22685386A JPS6382015A JP S6382015 A JPS6382015 A JP S6382015A JP 61226853 A JP61226853 A JP 61226853A JP 22685386 A JP22685386 A JP 22685386A JP S6382015 A JPS6382015 A JP S6382015A
- Authority
- JP
- Japan
- Prior art keywords
- master clock
- phase
- clock
- vco
- master
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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- Manipulation Of Pulses (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
歯抜はクロック生成回路において、Ｎ進カウンタの出力
、第１のマスタクロック及びこのクロックと同一周波数
でπの位相差を持つ第２のマスタクロックを用いて発生
した切替制御パルスで、切替手段を制御して２個の第１
のマスタクロックを１個の第２のマスタクロックに置換
して出力することにより、第１のマスタクロックの周波
数を低下させると共に、ジッタの減少を図ったものであ
る。
、第１のマスタクロック及びこのクロックと同一周波数
でπの位相差を持つ第２のマスタクロックを用いて発生
した切替制御パルスで、切替手段を制御して２個の第１
のマスタクロックを１個の第２のマスタクロックに置換
して出力することにより、第１のマスタクロックの周波
数を低下させると共に、ジッタの減少を図ったものであ
る。
本発明は歯抜はクロック生成回路、例えば自動車電話用
ＬＳＩのディジタル位相同期回路部分に含まれる歯抜は
クロック生成回路の改良に関するものである。
ＬＳＩのディジタル位相同期回路部分に含まれる歯抜は
クロック生成回路の改良に関するものである。
第４図はディジタル位相同期回路のブロック図を示す。
図において、周波数ｆのＬＳＩマスタクロックがディジ
タル位相同期回路（以下、Ｄ−ＰＬＬと省略する）に入
力するが、このマスタクロックはディジタル電圧制御発
振器（以下、ｏ−ｖｃｏと省略する）４が使用する周波
数よりも高いので、歯抜はクロック生成回路１で周期的
にパルスを除去して（以下、歯抜けと省略する）正規の
周波数まで低下させる。
タル位相同期回路（以下、Ｄ−ＰＬＬと省略する）に入
力するが、このマスタクロックはディジタル電圧制御発
振器（以下、ｏ−ｖｃｏと省略する）４が使用する周波
数よりも高いので、歯抜はクロック生成回路１で周期的
にパルスを除去して（以下、歯抜けと省略する）正規の
周波数まで低下させる。
そして、歯抜けになったＤ−ＶＣＯマスタクロフクはＤ
−ＶＣＯ４に加えられてｉ分周され１分周器５で更に分
周された後、出力信号として出力されると共に１位相比
較器２で入力信号との位相が比較され、位相遅れ又は位
相進みの比較結果情報は積分器３で積分され、 Ｄ−Ｖ
ＣＯ４を制御する。
−ＶＣＯ４に加えられてｉ分周され１分周器５で更に分
周された後、出力信号として出力されると共に１位相比
較器２で入力信号との位相が比較され、位相遅れ又は位
相進みの比較結果情報は積分器３で積分され、 Ｄ−Ｖ
ＣＯ４を制御する。
ここで、Ｄ−ＶＣＯは通常はＤ−ＶＣＯマスタクロック
を門分周して出力しているが、積分器の出力が定められ
たしきい値を越えた時に１回だけ（Ｍ ＋１）分周又は
（Ｍ−１）分周した出力を送出して入力信号と出力信号
との位相差を０にしようとする。
を門分周して出力しているが、積分器の出力が定められ
たしきい値を越えた時に１回だけ（Ｍ ＋１）分周又は
（Ｍ−１）分周した出力を送出して入力信号と出力信号
との位相差を０にしようとする。
この時、歯抜はクロック生成回路１からジッタのあるＤ
−ＶＣＯマスタクロックが入力すると、Ｄ−ＰＬＬ回路
からジッタのある出力信号が送出され、この出力信号
を使用する他の回路が誤動作する可能性が生ずるのでＤ
−ＶＣＯマスタクロックのジッタは少ないことが必要で
ある。
−ＶＣＯマスタクロックが入力すると、Ｄ−ＰＬＬ回路
からジッタのある出力信号が送出され、この出力信号
を使用する他の回路が誤動作する可能性が生ずるのでＤ
−ＶＣＯマスタクロックのジッタは少ないことが必要で
ある。
第５図は従来例のブロック図、第６図は第５図のタイム
チャートを示す。以下、第６図を参照して第５図の動作
を説明する。尚、第６図の左側の数字は第５図中の同じ
数字の部分の波形を示す。
チャートを示す。以下、第６図を参照して第５図の動作
を説明する。尚、第６図の左側の数字は第５図中の同じ
数字の部分の波形を示す。
先ず、第６図−■に示す様な周波数ｆのＬＳＩマスタク
ロックが入力すると、Ｎ進カウンタ６は０からカウント
を開始し、カウント値が（Ｎ −１）になると第６図−
■に示す様なりップルキャリーをオア回路７に出力する
。
ロックが入力すると、Ｎ進カウンタ６は０からカウント
を開始し、カウント値が（Ｎ −１）になると第６図−
■に示す様なりップルキャリーをオア回路７に出力する
。
そ、こて、第６図−〇に示す様にカウント値０の部分の
ＬＳＩマスタクロックがマスクされ、周波数がｆ・（Ｎ
−１）／Ｎ に低下したＤ−ＶＣＯマスタクロックが
得られる。尚、ｆはＬＳＩマスタクロックの周波数であ
る。
ＬＳＩマスタクロックがマスクされ、周波数がｆ・（Ｎ
−１）／Ｎ に低下したＤ−ＶＣＯマスタクロックが
得られる。尚、ｆはＬＳＩマスタクロックの周波数であ
る。
ここで、第６図の６点の立上りエツジの次の立上りエツ
ジは４点ではなくＢ点となるので、この時のジッタは次
の様になる。
ジは４点ではなくＢ点となるので、この時のジッタは次
の様になる。
（Ｔ ’ ／Ｔ） Ｘ３６０ ＝３６０度 （１）Ｔ
′は立上りエツジの移動した時間でＡ−Ｂ。
′は立上りエツジの移動した時間でＡ−Ｂ。
Ｔは１周期の時間。
即ち、クロックを１個除去した為に３６０度のジッタの
あるＤ−ＶＣＯマスタクロックがＤ−ＶＣＯ４に入力さ
れるので、本来ジッタを吸収すべきＤ−ＰＬＬ回路がジ
ッタを付加したクロックを送出ことになる。
あるＤ−ＶＣＯマスタクロックがＤ−ＶＣＯ４に入力さ
れるので、本来ジッタを吸収すべきＤ−ＰＬＬ回路がジ
ッタを付加したクロックを送出ことになる。
そこで、ｏ−ｖｃｏマスタクロックのジッタを減少しな
ければならないと云う問題点がある。
ければならないと云う問題点がある。
上記の問題点は第１図に示す歯抜はクロック生成回路に
より解決される。６は第１のマスタクロックをカウント
するＮ進カウンタであり、８は該Ｎ進カウンタの出力、
該第１のマスタクロック及び該第１のマスタクロックと
同一周波数で１８０度位相の異なる第２のマスタクロッ
クを用いて切替制御パルスを発生する切替制御パルス発
生手段である。
より解決される。６は第１のマスタクロックをカウント
するＮ進カウンタであり、８は該Ｎ進カウンタの出力、
該第１のマスタクロック及び該第１のマスタクロックと
同一周波数で１８０度位相の異なる第２のマスタクロッ
クを用いて切替制御パルスを発生する切替制御パルス発
生手段である。
又、９は該切替制御パルス発生手段の出力により該第１
のマスタクロックと該第２のマスタクロックとを切替え
て出力する切替手段である。
のマスタクロックと該第２のマスタクロックとを切替え
て出力する切替手段である。
本発明は第１のマスタクロック、このクロックをカウン
トするＮ進カウンタ６からの出力及び第１のマスタクロ
ックと同一周波数で位相が１８０度異ｌ６第２のマスタ
クロックを用いて切替制御パルス発生手段で切替制御パ
ルスを発生させ、このパルスで切替手段を駆動して第１
のマスタクロック２個を第２のマスタクロック１個に置
換する様にした。
トするＮ進カウンタ６からの出力及び第１のマスタクロ
ックと同一周波数で位相が１８０度異ｌ６第２のマスタ
クロックを用いて切替制御パルス発生手段で切替制御パ
ルスを発生させ、このパルスで切替手段を駆動して第１
のマスタクロック２個を第２のマスタクロック１個に置
換する様にした。
そこで、第１のマスタクロックの中央部分に第２のマス
タクロックが挿入される為に、ジッタが半分に減少する
と共に、第１のマスタクロックが１個除去されるのでこ
のクロックの周波数が低下する。
タクロックが挿入される為に、ジッタが半分に減少する
と共に、第１のマスタクロックが１個除去されるのでこ
のクロックの周波数が低下する。
第２図は本発明の実施例のブロック図、第３図は第２図
のタイムチャートで、左側の数字は第２図の同じ数字の
部分の波形を示す。尚、企図を通じて同一符号は同一対
象物を示し、Ｄタイプフリップフロップ８１．８２．オ
ア回路８３は切替制御パルス発生手段８の構成部分、切
替器９１は切替手段９の構成部分を示す。
のタイムチャートで、左側の数字は第２図の同じ数字の
部分の波形を示す。尚、企図を通じて同一符号は同一対
象物を示し、Ｄタイプフリップフロップ８１．８２．オ
ア回路８３は切替制御パルス発生手段８の構成部分、切
替器９１は切替手段９の構成部分を示す。
以下、第１のマスタクロックを０相マスタクロツク、第
２のマスタクロックをπ相マスタクロックとし、第３図
を参照しながら第２図の動作を説明する。
２のマスタクロックをπ相マスタクロックとし、第３図
を参照しながら第２図の動作を説明する。
先ず、Ｄ−ＰＬＬ回路以外の部分でＬＳＩマスタクロフ
クから発生した第３図−■、■に示す０相及びπ相マス
タクロックが歯抜はクロック生成回路に入力すると、前
者はＮ進カウンタ６、切替器９１゜Ｄタイプフリップフ
ロップ（Ｄ−ＦＦ と省略する）８２に、後者はＤ−Ｆ
Ｆ８１と切替器９１に加えられる。
クから発生した第３図−■、■に示す０相及びπ相マス
タクロックが歯抜はクロック生成回路に入力すると、前
者はＮ進カウンタ６、切替器９１゜Ｄタイプフリップフ
ロップ（Ｄ−ＦＦ と省略する）８２に、後者はＤ−Ｆ
Ｆ８１と切替器９１に加えられる。
そこで、Ｎ進カウンタはＯよりカウントアツプを開始し
て、カウント値が（Ｎ −１）になった時に第３図−〇
に示す様にリップルキャリーをＤ−ＦＦ８１に送出する
ので、π相マスタクロックの立上りで１が１次の立上り
で０に戻る出力をオア回路８３とＤ−ＦＦ８２に送出す
る（第３図−■参照）。
て、カウント値が（Ｎ −１）になった時に第３図−〇
に示す様にリップルキャリーをＤ−ＦＦ８１に送出する
ので、π相マスタクロックの立上りで１が１次の立上り
で０に戻る出力をオア回路８３とＤ−ＦＦ８２に送出す
る（第３図−■参照）。
次に、第３図−■に示す様にＤ−ＦＦ８２の出力はＯ相
のマスタクロックの立上りで１に、立下りで０に戻る出
力をオア回路８３に送出するので、このオア回路８３か
ら第３図−〇に示す出力が切替器９１に加えられて、こ
の間だけ第３図−■に示す様に０相マスタクロツクの代
わりにπ相マスタクロックが出力される。
のマスタクロックの立上りで１に、立下りで０に戻る出
力をオア回路８３に送出するので、このオア回路８３か
ら第３図−〇に示す出力が切替器９１に加えられて、こ
の間だけ第３図−■に示す様に０相マスタクロツクの代
わりにπ相マスタクロックが出力される。
即ち、Ｎ進カウンタのカウント値が０と１の間でＯ相マ
スタクロック２個分がπ相マスタクロック１個に置換さ
れる。これにより、０相マスタクロックの周波数がｆ（
Ｎ−１）／Ｎとなると共に、上記（１）弐のＴ′が（１
／２） Ｔとなるのでジッタは１８０度となり、ジッタ
が減少したＤ−ＶＣＯマスタクロックがＤ−ＶＣＯに供
給される。
スタクロック２個分がπ相マスタクロック１個に置換さ
れる。これにより、０相マスタクロックの周波数がｆ（
Ｎ−１）／Ｎとなると共に、上記（１）弐のＴ′が（１
／２） Ｔとなるのでジッタは１８０度となり、ジッタ
が減少したＤ−ＶＣＯマスタクロックがＤ−ＶＣＯに供
給される。
以上詳細に説明した様に本発明によれば、Ｄ−ＶＣＯに
供給されるＤ−νＣＯマスタクロフタのジッタが少なく
なると云う効果がある。
供給されるＤ−νＣＯマスタクロフタのジッタが少なく
なると云う効果がある。
これにより、Ｄ−ＰＬＬより送出される出力信号はジッ
タの少ないものとなり、これを利用する他の回路の誤動
作が減少する。
タの少ないものとなり、これを利用する他の回路の誤動
作が減少する。
第１図は本発明の原理ブロック図、
第２図は本発明の実施例のブロック図、第３図は第２図
のタイムチャート、 第４図はディジタル位相同期回路のブロック図、第５図
は従来例のブロック図、 第６図は第５図のタイムチャートを示す。 図において、 ６はＮ進カウンタ、 ８は切替制御パルス発生手段、 ９は切替手段を示す。 刀＼企１月ｃｒ）Ａわ！ブロン２０ 早 １２ ボ企り月ｅじ（μ＆例０ブ０ン２（イ）茅 ２ 口
のタイムチャート、 第４図はディジタル位相同期回路のブロック図、第５図
は従来例のブロック図、 第６図は第５図のタイムチャートを示す。 図において、 ６はＮ進カウンタ、 ８は切替制御パルス発生手段、 ９は切替手段を示す。 刀＼企１月ｃｒ）Ａわ！ブロン２０ 早 １２ ボ企り月ｅじ（μ＆例０ブ０ン２（イ）茅 ２ 口
Claims (1)
- 【特許請求の範囲】 第１のマスタクロックをカウントするＮ進（Ｎは整数を
示す）カウンタ（６）と、 該Ｎ進カウンタの出力、該第１のマスタクロック及び該
第１のマスタクロックと同一周波数で１８０度位相の異
なる第２のマスタクロックを用いて切替制御パルスを発
生する切替制御パルス発生手段（８）と、 該切替制御パルス発生手段の出力により該第１のマスタ
クロックと該第２のマスタクロックとを切替えて出力す
る切替手段（９）とから構成されたことを特徴とする歯
抜けクロック生成回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61226853A JPS6382015A (ja) | 1986-09-25 | 1986-09-25 | 歯抜けクロツク生成回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61226853A JPS6382015A (ja) | 1986-09-25 | 1986-09-25 | 歯抜けクロツク生成回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6382015A true JPS6382015A (ja) | 1988-04-12 |
| JPH0462616B2 JPH0462616B2 (ja) | 1992-10-07 |
Family
ID=16851590
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61226853A Granted JPS6382015A (ja) | 1986-09-25 | 1986-09-25 | 歯抜けクロツク生成回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6382015A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2010070830A1 (ja) * | 2008-12-17 | 2010-06-24 | 日本電気株式会社 | クロック分周回路、及びクロック分周方法 |
-
1986
- 1986-09-25 JP JP61226853A patent/JPS6382015A/ja active Granted
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2010070830A1 (ja) * | 2008-12-17 | 2010-06-24 | 日本電気株式会社 | クロック分周回路、及びクロック分周方法 |
| US8369477B2 (en) | 2008-12-17 | 2013-02-05 | Nec Corporation | Clock frequency divider circuit and clock frequency division method |
| JP5338819B2 (ja) * | 2008-12-17 | 2013-11-13 | 日本電気株式会社 | クロック分周回路、及びクロック分周方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0462616B2 (ja) | 1992-10-07 |
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