JPH02106963A - 相補形ｍｏｓ集積回路 - Google Patents
相補形ｍｏｓ集積回路Info
- Publication number
- JPH02106963A JPH02106963A JP63261886A JP26188688A JPH02106963A JP H02106963 A JPH02106963 A JP H02106963A JP 63261886 A JP63261886 A JP 63261886A JP 26188688 A JP26188688 A JP 26188688A JP H02106963 A JPH02106963 A JP H02106963A
- Authority
- JP
- Japan
- Prior art keywords
- output
- terminal
- source
- circuit
- channel mos
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Logic Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は相補形ＭＯ８（以下、ＣＭＯ８と呼ぶ）トラ
ンジスタを用いた集積回路に係り、特にその出力部の改
良に関するものである。
ンジスタを用いた集積回路に係り、特にその出力部の改
良に関するものである。
第４図はＣＭＯＳトランジスタで構成された従来の出力
回路を示す回路図で、（１）はＰチャネルＭＯＳトラン
ジスタ（以下、Ｐ−ＭＯＳＴと呼ぶ） 、（２）はＰ−
ＭＯ８Ｔ （１）とドレインが共通に接続されるように
直列に接続されたｎチャネルＭＯＳトランジスタ（以下
、ｎ−ＭＯＳＴと呼ぶ） 、（３）はＰ−ＭＯＳＴ（１
）のソースに電圧ＶＣＣを供給する［原端子、（４）は
ｎ−ＭＯ８Ｔ （２）のソースを接地するＧＮＤ端子、
（ト）はＰ−ＭＯ３Ｔ（１）のゲートＩこ入力Ａを与え
る入力端子、（Ｂ）はｎ−ＭＯ８Ｔ（２）のゲートに入
力Ｂを与える入力端子、（３）はＰ−ＭＯＳＴ（１）及
びｎ−ＭＯＳＴ（２）の共通接続ドレインから出力Ｘを
取り出す出力端子である。この回路は出力Ｘに高レベル
状態（°′Ｈ”）、低レベル状態（“Ｌ”）及び高イン
ピーダンス状態（Ｐ−ＭＯＳＴｆ１）及びｎ−ＭＯＳＴ
（２）が共にオフ状態）の３つの状態を有するトライス
テート回路である。
回路を示す回路図で、（１）はＰチャネルＭＯＳトラン
ジスタ（以下、Ｐ−ＭＯＳＴと呼ぶ） 、（２）はＰ−
ＭＯ８Ｔ （１）とドレインが共通に接続されるように
直列に接続されたｎチャネルＭＯＳトランジスタ（以下
、ｎ−ＭＯＳＴと呼ぶ） 、（３）はＰ−ＭＯＳＴ（１
）のソースに電圧ＶＣＣを供給する［原端子、（４）は
ｎ−ＭＯ８Ｔ （２）のソースを接地するＧＮＤ端子、
（ト）はＰ−ＭＯ３Ｔ（１）のゲートＩこ入力Ａを与え
る入力端子、（Ｂ）はｎ−ＭＯ８Ｔ（２）のゲートに入
力Ｂを与える入力端子、（３）はＰ−ＭＯＳＴ（１）及
びｎ−ＭＯＳＴ（２）の共通接続ドレインから出力Ｘを
取り出す出力端子である。この回路は出力Ｘに高レベル
状態（°′Ｈ”）、低レベル状態（“Ｌ”）及び高イン
ピーダンス状態（Ｐ−ＭＯＳＴｆ１）及びｎ−ＭＯＳＴ
（２）が共にオフ状態）の３つの状態を有するトライス
テート回路である。
第５図は第４図の出力回路を含む集積回路を２個それら
の出力を共通のバスに接続した応用例を示すブロック図
で、図において、０１は第１の集積回路で、電源端子（
３）には電圧ＶＣＣＩが供給され、接地端子（４）は接
地され、出力Ｘを出す。（１）は第２の集積回路で、Ｎ
源端子（至）には電圧ＶＣＣ２が供給され、接地端子α
→は接地され、出力Ｙを出１゜（７）は共通バスである
。この第５図の構成において、出力Ｘを共通バス（１）
へ送り出す時は第２の集積回路（イ）を制御して出力端
子（ト）を高インピーダンスとし、また、出力Ｙを共通
バス■へ送り出す時は第１の集積回路Ｃ１Ｏを制御して
出力端子（３）を高インピーダンスとすることによって
、互いに干渉がなく、バス（７）を共用する。
の出力を共通のバスに接続した応用例を示すブロック図
で、図において、０１は第１の集積回路で、電源端子（
３）には電圧ＶＣＣＩが供給され、接地端子（４）は接
地され、出力Ｘを出す。（１）は第２の集積回路で、Ｎ
源端子（至）には電圧ＶＣＣ２が供給され、接地端子α
→は接地され、出力Ｙを出１゜（７）は共通バスである
。この第５図の構成において、出力Ｘを共通バス（１）
へ送り出す時は第２の集積回路（イ）を制御して出力端
子（ト）を高インピーダンスとし、また、出力Ｙを共通
バス■へ送り出す時は第１の集積回路Ｃ１Ｏを制御して
出力端子（３）を高インピーダンスとすることによって
、互いに干渉がなく、バス（７）を共用する。
第６図は第５図の回路の出力部の詳細図で、第１の集積
回路ＧＯ側の出力部はＰ−ＭＯＳＴ （１）とｎ−ＭＯ
ＳＴ（２）とで構成され、いずれも、バルクはソースに
接続され、そのソース・ドレインの接続は第５図におい
て説明した通りである。図中、（８）及び（９）はそれ
ぞれＰ−ＭＯＳＴ（１）及びｎ−ＭＯＳＴ（２）のゲー
ト端子である。また、第２の集積回路（イ）の出力部は
Ｐ−ＭＯＳＴＱｌ）とｎ−ＭＯＳＴＱｌとで構成され、
図中、（至）及び（１’Ｊはそれぞれ同様のゲート端子
で、その構成は第１の集積回路ａ０の対応部分と全く同
じである。そして、出力端子（３）と電源端子（３）及
び接地端子（４）との間にはそれぞれ寄生グイオードク
リ及びに）が形成され、出力端子（至）と電源端子（至
）及び接地端子α４との間にはそれぞれ寄生ダイオード
の及び（財）が形成されている。
回路ＧＯ側の出力部はＰ−ＭＯＳＴ （１）とｎ−ＭＯ
ＳＴ（２）とで構成され、いずれも、バルクはソースに
接続され、そのソース・ドレインの接続は第５図におい
て説明した通りである。図中、（８）及び（９）はそれ
ぞれＰ−ＭＯＳＴ（１）及びｎ−ＭＯＳＴ（２）のゲー
ト端子である。また、第２の集積回路（イ）の出力部は
Ｐ−ＭＯＳＴＱｌ）とｎ−ＭＯＳＴＱｌとで構成され、
図中、（至）及び（１’Ｊはそれぞれ同様のゲート端子
で、その構成は第１の集積回路ａ０の対応部分と全く同
じである。そして、出力端子（３）と電源端子（３）及
び接地端子（４）との間にはそれぞれ寄生グイオードク
リ及びに）が形成され、出力端子（至）と電源端子（至
）及び接地端子α４との間にはそれぞれ寄生ダイオード
の及び（財）が形成されている。
第６図において、出力Ｘを共通のパスラインへ送出する
ときには、ゲート端子（至）を″Ｈ”に、ゲート端子０
１をＬ″にして、出力端子（ト）を高インピーダンスと
する。他方、出力Ｙを送出するときには、ゲート端子（
８）を”Ｈ”に、ゲート端子（９）をＩＩＬ”にして、
出力端子（Ｘ）を高インピーダンスとする。
ときには、ゲート端子（至）を″Ｈ”に、ゲート端子０
１をＬ″にして、出力端子（ト）を高インピーダンスと
する。他方、出力Ｙを送出するときには、ゲート端子（
８）を”Ｈ”に、ゲート端子（９）をＩＩＬ”にして、
出力端子（Ｘ）を高インピーダンスとする。
従来の集積回路は以とのように構成されていたので、第
１及び第２の集積回路のいずれか一方の電源がオフ状態
の場合、電源電圧の加えられている側の集積回路の出力
がＨ″で、Ｋｍがオフ状態の側の集積回路の出力が高イ
ンピーダンスである時に、寄生ダイオード及びＰ−ＭＯ
ＳＴを通して両電源端子間に電流が流れ、回路系に悪影
響を与え、場合によっては破壊に繋がるという問題点が
あった。
１及び第２の集積回路のいずれか一方の電源がオフ状態
の場合、電源電圧の加えられている側の集積回路の出力
がＨ″で、Ｋｍがオフ状態の側の集積回路の出力が高イ
ンピーダンスである時に、寄生ダイオード及びＰ−ＭＯ
ＳＴを通して両電源端子間に電流が流れ、回路系に悪影
響を与え、場合によっては破壊に繋がるという問題点が
あった。
即ち、電圧ＶＣＣ２がオフ状態で、出力Ｘ ＝ ＩＩＨ
Ｉ＋出力Ｙ＝高インピーダンスの時、電源端子（３）→
Ｐ−ＭＯ８Ｔ（１）のソース−１ドレイン→出力端子Ｘ
＝Ｙ→寄生ダイオード倖→電源端子ａ３の経路で電流が
流れる。また、Ｐ−ＭＯ８ＴＱυのゲート端子（至）及
びｎ−ＭＯＳＴ（６）のゲート端子Ｑｌの重圧は電圧Ｖ
ＣＣ２がオフ状態になるので不安定となり、Ｐ−ＭＯＳ
Ｔ （ｌυのオン状態時が生じ、電源端子（ａ）−＞Ｐ
−ＭＯＳＴ ｔｌ）のソース→ドレイン→出力端子ｘ
＝Ｙ−＋Ｐ−ＭＯ８Ｔ Ｑｌ）のドレイン−ソース→電
源端子＠の経路でも電流が流れる。
Ｉ＋出力Ｙ＝高インピーダンスの時、電源端子（３）→
Ｐ−ＭＯ８Ｔ（１）のソース−１ドレイン→出力端子Ｘ
＝Ｙ→寄生ダイオード倖→電源端子ａ３の経路で電流が
流れる。また、Ｐ−ＭＯ８ＴＱυのゲート端子（至）及
びｎ−ＭＯＳＴ（６）のゲート端子Ｑｌの重圧は電圧Ｖ
ＣＣ２がオフ状態になるので不安定となり、Ｐ−ＭＯＳ
Ｔ （ｌυのオン状態時が生じ、電源端子（ａ）−＞Ｐ
−ＭＯＳＴ ｔｌ）のソース→ドレイン→出力端子ｘ
＝Ｙ−＋Ｐ−ＭＯ８Ｔ Ｑｌ）のドレイン−ソース→電
源端子＠の経路でも電流が流れる。
この発明は上記のような問題点を解消するためになされ
たもので、いずれか一方の電源がオフ状態の場合におい
ても、出力バスを共有することのできるＣＭＯ８集積回
路を得ることを目的としている。
たもので、いずれか一方の電源がオフ状態の場合におい
ても、出力バスを共有することのできるＣＭＯ８集積回
路を得ることを目的としている。
〔課題を解決するための手段〕
この発明に係るＣＭＯ３集積回路は出力回路を構成する
Ｐ−ＭＯＳＴとｎ−ＭＯＳＴとの間にスイッチ素子とし
てのｎ−ＭＯＳＴを挿入したものである。
Ｐ−ＭＯＳＴとｎ−ＭＯＳＴとの間にスイッチ素子とし
てのｎ−ＭＯＳＴを挿入したものである。
この発明では２個のＣＭＯＳ集積回路のそれぞれの出力
を共通の出力バスへ供給するものにおいて、いずれか一
方のＣＭＯ８集積回路の電源をオフ状態にして出力を高
インピーダンスとし、残ｌ）の一方のＣＭＯＳ集積回路
の出力がＩｅＨ”の場合でも、電源がオフ状態にあるＣ
ＭＯＳ集積回路について出力回路に挿入されたスイッチ
素子としてのｎ −ＭＯＳ Ｔがオフ状態になることに
より、上記出力回路を構成するＰ−ＭＯＳＴ及び寄生ダ
イオードを介して形成される電流路は遮断される。
を共通の出力バスへ供給するものにおいて、いずれか一
方のＣＭＯ８集積回路の電源をオフ状態にして出力を高
インピーダンスとし、残ｌ）の一方のＣＭＯＳ集積回路
の出力がＩｅＨ”の場合でも、電源がオフ状態にあるＣ
ＭＯＳ集積回路について出力回路に挿入されたスイッチ
素子としてのｎ −ＭＯＳ Ｔがオフ状態になることに
より、上記出力回路を構成するＰ−ＭＯＳＴ及び寄生ダ
イオードを介して形成される電流路は遮断される。
以下、この発明の一実施例を図について説明する。
第１図はこの発明の一実施例を示す回路図で、前記従来
のものと同一符号は同一部分を示すのでその説明は省略
する。第１図は２つの回路系の接地電圧が同一で、いず
れか一方の電源がオフ状態の場合に用いるものである。
のものと同一符号は同一部分を示すのでその説明は省略
する。第１図は２つの回路系の接地電圧が同一で、いず
れか一方の電源がオフ状態の場合に用いるものである。
本質的論理構成は第４図の従来のものと同一であるが、
相異する点はＮ−ＭＯＳＴｃ］Ｉ）が追加され、Ｎ−Ｍ
ＯＳＴ Ｃ１１）（７） ソー スがＰ ＭＯＳＴ（
１）のドレインに接続され、Ｎ−ＭＯＳＴＯυのドレイ
ンがＮ−ＭＯＳＴ（２３のソースに接続され、Ｎ−Ｎｉ
０８Ｔ ｃ＞Ｄ Ｏ’）ゲートがＰ−ＭＯ８’ｒｏ）ノ
ソース及びバルクと共に電源端子（３）に接続されてい
る。
相異する点はＮ−ＭＯＳＴｃ］Ｉ）が追加され、Ｎ−Ｍ
ＯＳＴ Ｃ１１）（７） ソー スがＰ ＭＯＳＴ（
１）のドレインに接続され、Ｎ−ＭＯＳＴＯυのドレイ
ンがＮ−ＭＯＳＴ（２３のソースに接続され、Ｎ−Ｎｉ
０８Ｔ ｃ＞Ｄ Ｏ’）ゲートがＰ−ＭＯ８’ｒｏ）ノ
ソース及びバルクと共に電源端子（３）に接続されてい
る。
第２図は第１図の実施例の寄生ダイオードを考慮した回
路図で、Ｎ−ＭＯＳＴＯＩ）がオフ状態の時には出力端
子（３）から電源端子（３）への電流通路はなく、いず
れか一方の回路（１）または（２）の電源がオフ状態に
なる２つのＣＭＯＳ集積回路の出力を共通のバスに接続
しても、従来の場合のような回路系に対する悪影響は生
じない。
路図で、Ｎ−ＭＯＳＴＯＩ）がオフ状態の時には出力端
子（３）から電源端子（３）への電流通路はなく、いず
れか一方の回路（１）または（２）の電源がオフ状態に
なる２つのＣＭＯＳ集積回路の出力を共通のバスに接続
しても、従来の場合のような回路系に対する悪影響は生
じない。
通常のＩＩ Ｈ１１またはＩＩ Ｌ ＩＩ 出力を出
力端子（３）へ出す通常動作時（電源がオン状態時）を
考える。
力端子（３）へ出す通常動作時（電源がオン状態時）を
考える。
入力電圧Ａ及びＢが′Ｈ”の時、ｎ−ＭＯ３Ｔ（２ｊは
オン状態にあり、出力端子凶）にはＬ″′が出力される
。すなわち、第４図の従来のものと同じ動作を示す。
オン状態にあり、出力端子凶）にはＬ″′が出力される
。すなわち、第４図の従来のものと同じ動作を示す。
次に、入力電圧Ａ及びＢが＋（Ｌ”の時、ｌ）−Ｍ ０
５Ｔ（１）及びｎ−ＭＯＳＴＣ３］）はオン状態にあり
、ＶＣＣからＰ−ＭＯ３Ｔ（１）のソース・ドレイン間
電圧降下分ＶＳＤＰ及びｎ−ＭＯ３ＴＣ（］）のソース
・ドレイン間電圧降下分Ｖ５ＤＮだけ減少した電圧（Ｖ
ｃｃ Ｖｓｒｉｐ Ｖ５ ｏｐｉ ）が出力端子（
ト）にｌ（Ｈ＋１として出力される。すなわち、第４図
の従来のものと同じ動作を示す。
５Ｔ（１）及びｎ−ＭＯＳＴＣ３］）はオン状態にあり
、ＶＣＣからＰ−ＭＯ３Ｔ（１）のソース・ドレイン間
電圧降下分ＶＳＤＰ及びｎ−ＭＯ３ＴＣ（］）のソース
・ドレイン間電圧降下分Ｖ５ＤＮだけ減少した電圧（Ｖ
ｃｃ Ｖｓｒｉｐ Ｖ５ ｏｐｉ ）が出力端子（
ト）にｌ（Ｈ＋１として出力される。すなわち、第４図
の従来のものと同じ動作を示す。
第３図は第１図のＣＭＯ３集積回路の構造断面図で、ｎ
−ＭＯ３Ｔ（３］）は出力回路を構成する１ＭＯＳＴ
（２）と同一工程で形成されるので、ｎ−ＩＶ４０ＳＴ
６υを形成するための特別な工程を追加する必要はない
。
−ＭＯ３Ｔ（３］）は出力回路を構成する１ＭＯＳＴ
（２）と同一工程で形成されるので、ｎ−ＩＶ４０ＳＴ
６υを形成するための特別な工程を追加する必要はない
。
以上のようにこの発明によれば、出力回路を構成するＰ
−Ｍ ＯＳ Ｔとｎ−ＭＯＳＴとの間にスイッチとし
てのｎ−ＭＯ８Ｔを設けたので、２つの集積回路の出力
を共通のバスに接続する場合、出力が高インピーダンス
となる側の回路のスイッチとしてのｎ−ＭＯＳＴをオフ
状態にすることにより、両回路いずれか一方の回路の＠
源がオフ状態になっても、有害電流路を遮断し、安全に
使用が可能で、ＣＭＯＳ集積回路の応用範囲を拡大する
。
−Ｍ ＯＳ Ｔとｎ−ＭＯＳＴとの間にスイッチとし
てのｎ−ＭＯ８Ｔを設けたので、２つの集積回路の出力
を共通のバスに接続する場合、出力が高インピーダンス
となる側の回路のスイッチとしてのｎ−ＭＯＳＴをオフ
状態にすることにより、両回路いずれか一方の回路の＠
源がオフ状態になっても、有害電流路を遮断し、安全に
使用が可能で、ＣＭＯＳ集積回路の応用範囲を拡大する
。
第１図はこの発明の一実施例に示す回路図、第２図はこ
の実施例の出力部の寄生ダイオードを考慮した回路図、
第３図は第１図のＣＭＯＳ集積回路の構造断面図、第４
図は従来のＣＭＯＳ集積回路の出力部を示す回路図、第
５図は第４図の回路の応用例を示すブロック図、第６図
は第５図の回路の出力部の詳細回路図である。 図において、＋１）はＰチャネルＭ ＯＳ トランジス
タ、（２）はｎチャネルＭＯＳトランジスタ、（３）は
第、■の電源端子、（４）は第２の電源端子（接地端子
）、Ｃ３１）はスイッチ素子としてのｎチャネルＭ Ｏ
Ｓ ）−ランジスタである。 なお、図中、同一符号は同一 または相当部分を示す。
の実施例の出力部の寄生ダイオードを考慮した回路図、
第３図は第１図のＣＭＯＳ集積回路の構造断面図、第４
図は従来のＣＭＯＳ集積回路の出力部を示す回路図、第
５図は第４図の回路の応用例を示すブロック図、第６図
は第５図の回路の出力部の詳細回路図である。 図において、＋１）はＰチャネルＭ ＯＳ トランジス
タ、（２）はｎチャネルＭＯＳトランジスタ、（３）は
第、■の電源端子、（４）は第２の電源端子（接地端子
）、Ｃ３１）はスイッチ素子としてのｎチャネルＭ Ｏ
Ｓ ）−ランジスタである。 なお、図中、同一符号は同一 または相当部分を示す。
Claims (1)
- 【特許請求の範囲】 第１の電源と第２の電源との間にＰチャネルＭＯＳトラ
ンジスタと第１のｎチャネルＭＯＳトランジスタとが上
記ＰチャネルＭＯＳトランジスタが第１の電源側にある
ように直列に接続された出力回路において、上記Ｐチャ
ネルＭＯＳトランジスタと上記第１のｎチャネルＭＯＳ
トランジスタとの間にスイッチ素子としての第２のｎチ
ャネルＭＯＳトランジスタを挿入し、 上記第２のｎチャネルＭＯＳトランジスタのソースを上
記ＰチャネルＭＯＳトランジスタのドレインに、ドレイ
ンを上記第１のｎチャネルＭＯＳトランジスタのソース
に、ゲートを上記ＰチャネルＭＯＳトランジスタのソー
ス及びバルクと共に上記第１の電源に接続し、ｎ形半導
体基板内にＰ形ウェル領域を形成し、 上記Ｐ形ウェル領域内に出力回路を構成する第１のｎチ
ャネルＭＯＳトランジスタ及びスイッチ素子としての第
２のｎチャネルＭＯＳトランジスタを形成したことを特
徴とする相補形ＭＯＳ集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63261886A JPH02106963A (ja) | 1988-10-17 | 1988-10-17 | 相補形ｍｏｓ集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63261886A JPH02106963A (ja) | 1988-10-17 | 1988-10-17 | 相補形ｍｏｓ集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02106963A true JPH02106963A (ja) | 1990-04-19 |
Family
ID=17368131
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63261886A Pending JPH02106963A (ja) | 1988-10-17 | 1988-10-17 | 相補形ｍｏｓ集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02106963A (ja) |
-
1988
- 1988-10-17 JP JP63261886A patent/JPH02106963A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2616142B2 (ja) | 出力回路 | |
| JP3210567B2 (ja) | 半導体出力回路 | |
| JP3118071B2 (ja) | レベル変換回路 | |
| KR100351530B1 (ko) | 언더슈트 억제 전계효과 트랜지스터 스위치 | |
| US6064229A (en) | Voltage translating buffer based on low voltage technology | |
| JP2888722B2 (ja) | インターフェース回路 | |
| KR20000071306A (ko) | 과전압/부족전압 허용차 전달 게이트 | |
| US6118301A (en) | High voltage tolerant and compliant driver circuit | |
| US6556047B2 (en) | Circuit for shifting switching signals | |
| US4988894A (en) | Power supply switching circuit | |
| JP3266527B2 (ja) | 出力ドライバ回路及び半導体装置 | |
| US6586975B2 (en) | Semiconductor device | |
| JPH0658614B2 (ja) | Ｃｍｏｓ分圧回路 | |
| JP2959449B2 (ja) | 出力回路 | |
| JP5190335B2 (ja) | トレラントバッファ回路及びインターフェース | |
| US6064231A (en) | CMOS input buffer protection circuit | |
| JP3540401B2 (ja) | レベルシフト回路 | |
| US5661431A (en) | Output circuit in Darlington configuration | |
| JPH02106963A (ja) | 相補形ｍｏｓ集積回路 | |
| JP3799775B2 (ja) | 出力バッファ回路 | |
| JPS6382019A (ja) | 相補形ｍｏｓ高インピ−ダンス回路 | |
| JPH05160692A (ja) | 電圧比較器 | |
| JPH11317652A (ja) | 出力回路 | |
| US6545506B1 (en) | CMOS output driver that can tolerant a high input voltage | |
| JPH0437217A (ja) | 論理レベル変換回路 |