JPS6382034A

JPS6382034A - クロツク再生回路

Info

Publication number: JPS6382034A
Application number: JP61225794A
Authority: JP
Inventors: Masatomi Hiraga; 平賀　正富
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1986-09-26
Filing date: 1986-09-26
Publication date: 1988-04-12

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は情報をディジタル信号にて伝送する技術におい
て、伝送路信号を等価増幅した等価信号からタイミング
成分を抽出してクロック信号を生成するクロック再生回
路に関する。

〔従来の技術〕

一般に１伝送路を伝播してきたディジタル情報は、その
伝送による信号が著しく劣化する前に、伝送速度のタイ
ミング情報を抽出して個々の信号がどの値で送信された
か識別すれば、送信された信号と同じ信号を再生して伝
送することによシ、そこまでのひずみや雑音を消すこと
ができる。そして、伝送路を伝播してきたディジタル情
報の受信等価信号よシタイミング成分を抽出し、等側波
形の識別および再生のためのクロック信号を生成する自
己タイミング方式と呼ばれる方式があシ、局間中継伝送
や局内中継伝送に多く採用されている０第２図はとの種従来の自己タイミング方式におけるタイ
ミング抽出回路のブロック図を示す。すなわち、入力端
１１および出力端１２に接続された識別回路１のクロッ
ク入力側１３に、入力端１１に接続されたタイミング抽
出回路Ａを接続して構成するが、このタイミング抽出回
路Ａはアナログ・タンク回路２およびリミッタ増幅器３
の直列接続によ多構成されていることを示している。し
たがって、入力端１１に供給された等価信号はアナログ
・タンク回路２によシタイミング成分が抽出され、さら
にリミッタ増幅器３によシ振幅制限および波形整形が施
され、装置内のクロック信号を得てクロック入力側１３
に送出されるので、識別回路１によシ等価信号が識別さ
れる。

〔発明が解決しようとする問題点〕

近年、半導体技術の進展によシデイジタル・デバイス技
術が急速に進歩し、各種ディジタル回路は大規模な集積
回路化が図られている。しかしながら、前述の通シ、従
来のクロック再生回路はアナログ・タンク回路と線型デ
バイスで構成したリミッタ増幅器とからなるので、集積
回路化から取シ残されてしまい、その結果実装規模や消
費電力は大きくなシ、さらにデバイス・コストは高くな
る等大きな問題となっている。また、このような従来の
全アナログ式回路構成では、伝送信号速度が規定速度か
ら変動したときに誤シなく受信し得る特性つまシジツタ
耐力といわれる規格特性について、従来は変動速度幅が
小さいときは識別される等価信号も識別するクロック信
号も共に時間軸方向に一緒に変位するので、誤シなく識
別し得る時間軸余裕は大きなものとなっていたが、変動
速度幅が大きくなると、等価信号は変位しても、クロッ
ク信号はアナログ・タンク回路を通しているととから変
位が金くなくなシ、その結果、識別回路のところで誤シ
なく識別できる時間軸余裕は小さくなっていた。そして
、この時間軸余裕の減少について、従来は不可避な現象
として認めた上でその規格を定めておシ、本質的な解決
はなされていないという問題もあった。

〔問題点を解決するための手段〕

本発明は、サンプリング回路にアナログ−ディジタル変
換器を接続し、このアナログ・ディジタル変換器に選択
回路の第１入力端、比較器の第１入力端およびディジタ
ル・タンク回路の入力側を接続し、前記選択回路にラン
ダム・アクセス・メそすおよびリード・オンリ・メモリ
をとの順に接続するとともにこのランダム・アクセス・
メモリの出力側を前記選択回路の第２入力端、比較器の
第２入力端に接続し、前記比較器の出力側を前記選択回
路の選択制御入力端に接続し、前記リード・オンリ・メ
モリの出力側を前記ディジタル・タンク回路の乗算係数
入力端に接続したものである。

〔作用〕

このように構成した本発明は、ディジタル伝送された受
信等価信号をサンプリング回路に供給し、ディジタル信
号処理を施し、ディジタル・タンク回路からクロック信
号を送出する。そして、このクロック信号を識別回路の
クロック入力側に供給し、ディジタル情報を識別する。

〔実施例〕

さて、本発明の実施例につき、図面を参照して説明する
。なお、各図面に共通の要素には同一の符号を付す。

第１図は本発明の一実施例を示すブロック図である。入
力端１１にはサンプリング回路４およびアナログ自ディ
ジタル変換器５が直列に接続されている。アナログ・デ
ィジタル変換器５には選択回路７の第１入力端、比較器
６の第１入力端およびディジタル・フィルタ１０の入力
側が接続されている。選択回ｗｒ１にはランダム・アク
セス慶メモリ８およびリード・オンリーメそり９がとの
順に接続され、さらにメモリ８の出力側が選択回路７の
第２入力端および比較器６の第２入力端に接続されてい
る。そして、比較器６の出力側は選択回路７の選択制御
入力端１４に接続され、メモリ９の出力側はフィルタ１
０の乗算係数入力端に接続され、フィルタ１０の出力側
は識別回路１のクロック信号入力端に接続されている。

このように構成されたクロック再生回路Ｂについて、そ
の作用を説明する。入力端に供給された等価信号はサン
プリング回路によシサンプルされ、アナログ・ディジタ
ル変換器５によシ２値符号の信号となる。比較器６の第
１入力端には変換器５の出力信号が供給されるとともに
その第２入力端にはメモリ８に蓄積されている直前のサ
ンプル値が供給されるので、これらサンプル値を比較し
、第１入力端の信号つｔ、ｂ現在のサンプル値の方が大
きければ、選択回路７において第１入力端に供給された
変換器５の出力信号を選択するよう、制御信号を選択制
御入力端１４に送出し、逆に直前のサンプル値の方が大
きければ、選択回路Ｔにおいて第２入力端に供給された
メモリ８の出力信号を選択するよう、制御信号を選択制
御入力端１４に送出する。この作用によシ、等価信号の
ピーク値点が検出されるので、−旦ピーク値点が検出さ
れると、それ以後、メモリ８に蓄積されるととＫなる。

メモリ９には、ディジタル・フィルタ１０の出力位相を
決定する乗算器係数が、メモリ９のピーク値点において
フィルタ１０から出力されるクロック信号に対応して出
力されるように１その内部に記憶されている。したがっ
て、比較器６、選択回路７およびメモリ８によシピーク
値点を検出するまでの過程においては、フィルタ１０の
出力位相を順次シフトしていく乗算器係数がメモリ９に
記憶され、フィルタ１０の乗算係数入力端１５に供給さ
れる。その結果、伝送速度が変化しても、識別回路１に
おいて等価信号を識別するクロック信号の時間的位置は
、等価信号のピーク値点すなわち誤シなく識別できる時
間軸余裕が最大の位置に常に制御され、ジッタ耐力は飛
躍的に向上する。

〔発明の効果〕

本発明によれば、クロック再生回路をすべてディジタル
信号処理回路により構成するので、集積回路化が可能と
なシ、実装規模の大幅な削減、低消費電力化さらに低コ
スト化を達成することができるとともに１従来不可避の
こととして認めてきたジッタ耐力特性を大幅に改善した
クロック再生回路を提供することができる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
従来例を示すブロック図である。１−・・・識別回路、２＠・・・アナログ・タンク回路
、３拳・・−リミッタ回路、４１１・・・サンプリング
回路、５φ・・ｅアナログ・ディジタル変換器、６・・
・・比較器、７・・・拳選択回路、８・Φ・参ランダム
・アクセス・メモリ、９・・・・リード命オンリ・メモ
リ、１０・・拳・ディジタル・フィルタ、１１・・・・
入力端、１２・・・・出力端、１３・・・・クロック信
号入力端、１４・・・・選択制御信号入力端、１５・・
・・乗算係数入力側、

Claims

【特許請求の範囲】

ディジタル伝送された受信等化信号からタイミング成分
を抽出してクロック信号を生成するクロック再生回路に
おいて、サンプリング回路にアナログ・ディジタル変換
器を接続し、このアナログ・ディジタル変換器に選択回
路の第１入力側、比較器の第１入力側およびディジタル
・タンク回路の入力側を接続し、前記選択回路にランダ
ム・アクセス・メモリおよびリード・オンリ・メモリを
この順に接続するとともにこのランダム・アクセス・メ
モリの出力側を前記選択回路の第２入力側、比較器の第
２入力側に接続し、前記比較器の出力側を前記選択回路
の選択制御入力端に接続し、前記リード・オンリ・メモ
リの出力側を前記ディジタル・タンク回路の乗算係数入
力端に接続し、等価信号を前記サンプリング回路に供給
して、クロック信号を前記ディジタル・タンク回路から
送出することを特徴とするクロック再生回路。