JPH0722903A - 波形等化器 - Google Patents
波形等化器Info
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- JPH0722903A JPH0722903A JP5158873A JP15887393A JPH0722903A JP H0722903 A JPH0722903 A JP H0722903A JP 5158873 A JP5158873 A JP 5158873A JP 15887393 A JP15887393 A JP 15887393A JP H0722903 A JPH0722903 A JP H0722903A
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- G—PHYSICS
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Abstract
(57)【要約】
【目的】波形ひずみを含むデータ信号の波形を等化する
波形等化器に関し、波形等化の高精度化と、動作速度の
高速化と、回路規模の縮小化とを図る。 【構成】入力データ信号ＤＩＮをＳ／Ｈ回路４５→Ｓ／
Ｈ回路４４→Ｓ／Ｈ回路４３→Ｓ／Ｈ回路４２の順に繰
り返してサンプリングすると共に、ホールド動作状態に
あるＳ／Ｈ回路の出力を一定の重み付けの下に加算す
る。
波形等化器に関し、波形等化の高精度化と、動作速度の
高速化と、回路規模の縮小化とを図る。 【構成】入力データ信号ＤＩＮをＳ／Ｈ回路４５→Ｓ／
Ｈ回路４４→Ｓ／Ｈ回路４３→Ｓ／Ｈ回路４２の順に繰
り返してサンプリングすると共に、ホールド動作状態に
あるＳ／Ｈ回路の出力を一定の重み付けの下に加算す
る。
Description
【０００１】
【産業上の利用分野】本発明は、波形ひずみを含むデー
タ信号の波形を等化する波形等化器に関する。
タ信号の波形を等化する波形等化器に関する。
【０００２】例えば、ハード・ディスク装置において、
読出し用のヘッドから読み出されるデータ信号は、波形
ひずみを含む波形であり、そのままでは、ハード・ディ
スクに記録されているデータの正確な再生は不可能であ
る。
読出し用のヘッドから読み出されるデータ信号は、波形
ひずみを含む波形であり、そのままでは、ハード・ディ
スクに記録されているデータの正確な再生は不可能であ
る。
【０００３】そこで、ハード・ディスク装置において
は、読出し用のヘッドから読み出されたデータ信号は、
増幅回路により増幅された後、波形等化器によって波形
の等化が行われ、その後、ピーク検出による記録データ
の再生が行われる。
は、読出し用のヘッドから読み出されたデータ信号は、
増幅回路により増幅された後、波形等化器によって波形
の等化が行われ、その後、ピーク検出による記録データ
の再生が行われる。
【０００４】
【従来の技術】従来、ハード・ディスク装置の読出し回
路部に設けられる波形等化器として、図９に、その回路
図を示すようなものが知られている。
路部に設けられる波形等化器として、図９に、その回路
図を示すようなものが知られている。
【０００５】図中、１はハード・ディスクから読み出さ
れ、波形の等化の対象とされているデータ信号ＤＩＮが
入力されるデータ信号入力端子、２は遅延回路、３〜８
はサンプル・ホールド回路（以下、Ｓ／Ｈ回路とい
う）、９はサンプリング信号ＳＰが入力されるサンプリ
ング信号入力端子である。
れ、波形の等化の対象とされているデータ信号ＤＩＮが
入力されるデータ信号入力端子、２は遅延回路、３〜８
はサンプル・ホールド回路（以下、Ｓ／Ｈ回路とい
う）、９はサンプリング信号ＳＰが入力されるサンプリ
ング信号入力端子である。
【０００６】ここに、Ｓ／Ｈ回路３、５、７は、サンプ
リング信号ＳＰ＝「Ｈ」（高電位）の場合、サンプリン
グ動作を行い、サンプリング信号ＳＰ＝「Ｌ」（低電
位）の場合は、ホールド動作を行うように構成されてい
る。
リング信号ＳＰ＝「Ｈ」（高電位）の場合、サンプリン
グ動作を行い、サンプリング信号ＳＰ＝「Ｌ」（低電
位）の場合は、ホールド動作を行うように構成されてい
る。
【０００７】また、Ｓ／Ｈ回路４、６、８は、サンプリ
ング信号ＳＰ＝「Ｌ」の場合、サンプリング動作を行
い、サンプリング信号ＳＰ＝「Ｈ」の場合は、ホールド
動作を行うように構成されている。
ング信号ＳＰ＝「Ｌ」の場合、サンプリング動作を行
い、サンプリング信号ＳＰ＝「Ｈ」の場合は、ホールド
動作を行うように構成されている。
【０００８】即ち、この例では、Ｓ／Ｈ回路３、５、７
と、Ｓ／Ｈ回路４、６、８とは、交互にサンプリング動
作を行うように構成されている。
と、Ｓ／Ｈ回路４、６、８とは、交互にサンプリング動
作を行うように構成されている。
【０００９】また、１０は重み付け回路であり、１１は
Ｓ／Ｈ回路４の出力を１／ｋ倍にする乗算回路、１２は
Ｓ／Ｈ回路８の出力を１／ｋ倍にする乗算回路である。
Ｓ／Ｈ回路４の出力を１／ｋ倍にする乗算回路、１２は
Ｓ／Ｈ回路８の出力を１／ｋ倍にする乗算回路である。
【００１０】また、１３は乗算回路１１の出力とＳ／Ｈ
回路６の出力と乗算回路１２の出力とを加算する加算回
路、ＤＯＵＴは出力データ信号である。
回路６の出力と乗算回路１２の出力とを加算する加算回
路、ＤＯＵＴは出力データ信号である。
【００１１】この波形等化器においては、データ信号入
力端子１に入力される入力データ信号ＤＩＮは、Ｓ／Ｈ
回路３〜８を順にサンプル・ホールドされながらシフト
されていく。
力端子１に入力される入力データ信号ＤＩＮは、Ｓ／Ｈ
回路３〜８を順にサンプル・ホールドされながらシフト
されていく。
【００１２】ここに、Ｓ／Ｈ回路４の出力は乗算回路１
１で１／ｋ倍にされて加算回路１３に供給され、Ｓ／Ｈ
回路６の出力は、そのまま、加算回路１３に供給され、
Ｓ／Ｈ回路８の出力は乗算回路１２で１／ｋ倍にされて
加算回路１３に供給される。
１で１／ｋ倍にされて加算回路１３に供給され、Ｓ／Ｈ
回路６の出力は、そのまま、加算回路１３に供給され、
Ｓ／Ｈ回路８の出力は乗算回路１２で１／ｋ倍にされて
加算回路１３に供給される。
【００１３】そこで、加算回路１３においては、Ｓ／Ｈ
回路４の出力を１／ｋ倍にしたものと、Ｓ／Ｈ回路６の
出力と、Ｓ／Ｈ回路８の出力を１／ｋ倍にしたものとの
加算が行われ、波形の等化された出力データ信号ＤＯＵ
Ｔが出力される。
回路４の出力を１／ｋ倍にしたものと、Ｓ／Ｈ回路６の
出力と、Ｓ／Ｈ回路８の出力を１／ｋ倍にしたものとの
加算が行われ、波形の等化された出力データ信号ＤＯＵ
Ｔが出力される。
【００１４】ここに、図１０は、この波形等化器の動作
を示す波形図であり、図１０Ａは入力データ信号ＤＩ
Ｎ、図１０Ｂはサンプリング信号ＳＰ、図１０ＣはＳ／
Ｈ回路３の出力、図１０ＤはＳ／Ｈ回路４の出力、図１
０ＥはＳ／Ｈ回路５の出力を示している。
を示す波形図であり、図１０Ａは入力データ信号ＤＩ
Ｎ、図１０Ｂはサンプリング信号ＳＰ、図１０ＣはＳ／
Ｈ回路３の出力、図１０ＤはＳ／Ｈ回路４の出力、図１
０ＥはＳ／Ｈ回路５の出力を示している。
【００１５】また、図１０ＦはＳ／Ｈ回路６の出力、図
１０ＧはＳ／Ｈ回路７の出力、図１０ＨはＳ／Ｈ回路８
の出力、図１０Ｉは乗算回路１１、１２においてｋ＝２
とした場合における出力データ信号ＤＯＵＴを示してい
る。
１０ＧはＳ／Ｈ回路７の出力、図１０ＨはＳ／Ｈ回路８
の出力、図１０Ｉは乗算回路１１、１２においてｋ＝２
とした場合における出力データ信号ＤＯＵＴを示してい
る。
【００１６】この波形等化器においては、データ信号入
力端子１に入力される入力データ信号ＤＩＮは、Ｓ／Ｈ
回路３〜８を順にサンプル・ホールドされながらシフト
していくように構成されているため、サンプリング誤差
及びホールド誤差が蓄積され、等化精度の高い出力デー
タ信号ＤＯＵＴを得ることができないという問題点があ
った。
力端子１に入力される入力データ信号ＤＩＮは、Ｓ／Ｈ
回路３〜８を順にサンプル・ホールドされながらシフト
していくように構成されているため、サンプリング誤差
及びホールド誤差が蓄積され、等化精度の高い出力デー
タ信号ＤＯＵＴを得ることができないという問題点があ
った。
【００１７】また、この波形等化器においては、サンプ
リング動作とホールド動作とを繰り返すＳ／Ｈ回路４、
６、８の出力を重み付け回路１０に供給するようにして
いるので、動作速度が遅くなるという問題点があった。
リング動作とホールド動作とを繰り返すＳ／Ｈ回路４、
６、８の出力を重み付け回路１０に供給するようにして
いるので、動作速度が遅くなるという問題点があった。
【００１８】そこで、また、図１１に、その回路図を示
すような波形等化器が提案されている。図中、１４はハ
ード・ディスクから読み出され、波形の等化の対象とさ
れているデータ信号ＤＩＮが入力されるデータ信号入力
端子、１５、１６は遅延回路、１７〜２２はＳ／Ｈ回
路、２３はサンプリング信号ＳＰが入力されるサンプリ
ング信号入力端子である。
すような波形等化器が提案されている。図中、１４はハ
ード・ディスクから読み出され、波形の等化の対象とさ
れているデータ信号ＤＩＮが入力されるデータ信号入力
端子、１５、１６は遅延回路、１７〜２２はＳ／Ｈ回
路、２３はサンプリング信号ＳＰが入力されるサンプリ
ング信号入力端子である。
【００１９】ここに、Ｓ／Ｈ回路１７、１９、２１は、
サンプリング信号ＳＰ＝「Ｈ」の場合、サンプリング動
作を行い、サンプリング信号ＳＰ＝「Ｌ」の場合には、
ホールド動作を行うように構成されている。
サンプリング信号ＳＰ＝「Ｈ」の場合、サンプリング動
作を行い、サンプリング信号ＳＰ＝「Ｌ」の場合には、
ホールド動作を行うように構成されている。
【００２０】また、Ｓ／Ｈ回路１８、２０、２２は、サ
ンプリング信号ＳＰ＝「Ｌ」の場合、サンプリング動作
を行い、サンプリング信号ＳＰ＝「Ｈ」の場合には、ホ
ールド動作を行うように構成されている。
ンプリング信号ＳＰ＝「Ｌ」の場合、サンプリング動作
を行い、サンプリング信号ＳＰ＝「Ｈ」の場合には、ホ
ールド動作を行うように構成されている。
【００２１】また、２４はサンプリング信号ＳＰと反転
関係にある選択制御信号Ｓ１により選択動作を制御され
るセレクタであり、選択制御信号Ｓ１＝「Ｈ」の場合に
は、接点２４Ａが選択され、選択制御信号Ｓ１＝「Ｌ」
の場合には、接点２４Ｂが選択されるように構成されて
いる。
関係にある選択制御信号Ｓ１により選択動作を制御され
るセレクタであり、選択制御信号Ｓ１＝「Ｈ」の場合に
は、接点２４Ａが選択され、選択制御信号Ｓ１＝「Ｌ」
の場合には、接点２４Ｂが選択されるように構成されて
いる。
【００２２】また、２５はサンプリング信号ＳＰと同相
関係にある選択制御信号Ｓ２により選択動作を制御され
るセレクタであり、選択制御信号Ｓ２＝「Ｌ」の場合に
は、接点２５Ａが選択され、選択制御信号Ｓ２＝「Ｈ」
の場合、接点２５Ｂが選択されるように構成されてい
る。
関係にある選択制御信号Ｓ２により選択動作を制御され
るセレクタであり、選択制御信号Ｓ２＝「Ｌ」の場合に
は、接点２５Ａが選択され、選択制御信号Ｓ２＝「Ｈ」
の場合、接点２５Ｂが選択されるように構成されてい
る。
【００２３】また、２６は選択制御信号Ｓ１により選択
動作を制御されるセレクタであり、選択制御信号Ｓ１＝
「Ｈ」の場合には、接点２６Ａが選択され、選択制御信
号Ｓ１＝「Ｌ」の場合、接点２６Ｂが選択されるように
構成されている。
動作を制御されるセレクタであり、選択制御信号Ｓ１＝
「Ｈ」の場合には、接点２６Ａが選択され、選択制御信
号Ｓ１＝「Ｌ」の場合、接点２６Ｂが選択されるように
構成されている。
【００２４】また、２７は重み付け回路であり、２８は
セレクタ２４の出力を１／ｋ倍にする乗算回路、２９は
セレクタ２６の出力を１／ｋ倍にする乗算回路である。
セレクタ２４の出力を１／ｋ倍にする乗算回路、２９は
セレクタ２６の出力を１／ｋ倍にする乗算回路である。
【００２５】また、３０は乗算回路２８の出力とセレク
タ２５の出力と乗算回路２９の出力とを加算する加算回
路である。
タ２５の出力と乗算回路２９の出力とを加算する加算回
路である。
【００２６】この波形等化器においては、データ信号入
力端子１４に入力される入力データ信号ＤＩＮは、Ｓ／
Ｈ回路１７〜１９を順にサンプル・ホールドされながら
シフトされていくと共に、サンプリング信号ＳＰにおけ
る半周期遅れてＳ／Ｈ回路２０〜２２を順にサンプル・
ホールドされながらシフトされていく。
力端子１４に入力される入力データ信号ＤＩＮは、Ｓ／
Ｈ回路１７〜１９を順にサンプル・ホールドされながら
シフトされていくと共に、サンプリング信号ＳＰにおけ
る半周期遅れてＳ／Ｈ回路２０〜２２を順にサンプル・
ホールドされながらシフトされていく。
【００２７】ここに、サンプリング信号ＳＰ＝「Ｌ」の
場合、Ｓ／Ｈ回路１７、１９、２１＝ホールド動作状
態、Ｓ／Ｈ回路１８、２０、２２＝サンプリング動作状
態にある。
場合、Ｓ／Ｈ回路１７、１９、２１＝ホールド動作状
態、Ｓ／Ｈ回路１８、２０、２２＝サンプリング動作状
態にある。
【００２８】また、この場合、選択制御信号Ｓ１＝
「Ｈ」、選択制御信号Ｓ２＝「Ｌ」であり、セレクタ２
４は接点２４Ａを選択し、セレクタ２５は接点２５Ｂを
選択し、セレクタ２６は接点２６Ａを選択する。
「Ｈ」、選択制御信号Ｓ２＝「Ｌ」であり、セレクタ２
４は接点２４Ａを選択し、セレクタ２５は接点２５Ｂを
選択し、セレクタ２６は接点２６Ａを選択する。
【００２９】したがって、この場合には、Ｓ／Ｈ回路１
７の出力は、乗算回路２８で１／ｋ倍にされて加算回路
３０に供給され、Ｓ／Ｈ回路２１の出力は、そのまま、
加算回路３０に供給され、Ｓ／Ｈ回路１９の出力は、乗
算回路２９で１／ｋ倍にされて加算回路３０に供給され
る。
７の出力は、乗算回路２８で１／ｋ倍にされて加算回路
３０に供給され、Ｓ／Ｈ回路２１の出力は、そのまま、
加算回路３０に供給され、Ｓ／Ｈ回路１９の出力は、乗
算回路２９で１／ｋ倍にされて加算回路３０に供給され
る。
【００３０】そこで、加算回路３０においては、Ｓ／Ｈ
回路１７の出力を１／ｋ倍にしたものと、Ｓ／Ｈ回路２
１の出力と、Ｓ／Ｈ回路１９の出力を１／ｋ倍にしたも
のとの加算が行われる。
回路１７の出力を１／ｋ倍にしたものと、Ｓ／Ｈ回路２
１の出力と、Ｓ／Ｈ回路１９の出力を１／ｋ倍にしたも
のとの加算が行われる。
【００３１】これに対して、サンプリング信号ＳＰ＝
「Ｈ」の場合、Ｓ／Ｈ回路１７、１９、２１＝サンプリ
ング動作状態、Ｓ／Ｈ回路１８、２０、２２＝ホールド
動作状態にある。
「Ｈ」の場合、Ｓ／Ｈ回路１７、１９、２１＝サンプリ
ング動作状態、Ｓ／Ｈ回路１８、２０、２２＝ホールド
動作状態にある。
【００３２】また、この場合、選択制御信号Ｓ１＝
「Ｌ」、選択制御信号Ｓ２＝「Ｈ」であり、セレクタ２
４は接点２４Ｂを選択し、セレクタ２５は接点２５Ａを
選択し、セレクタ２６は接点２６Ｂを選択する。
「Ｌ」、選択制御信号Ｓ２＝「Ｈ」であり、セレクタ２
４は接点２４Ｂを選択し、セレクタ２５は接点２５Ａを
選択し、セレクタ２６は接点２６Ｂを選択する。
【００３３】したがって、この場合には、Ｓ／Ｈ回路２
０の出力は、乗算回路２８で１／ｋ倍にされて加算回路
３０に供給され、Ｓ／Ｈ回路１８の出力は、そのまま、
加算回路３０に供給され、Ｓ／Ｈ回路２２の出力は、乗
算回路２９で１／ｋ倍にされて加算回路３０に供給され
る。
０の出力は、乗算回路２８で１／ｋ倍にされて加算回路
３０に供給され、Ｓ／Ｈ回路１８の出力は、そのまま、
加算回路３０に供給され、Ｓ／Ｈ回路２２の出力は、乗
算回路２９で１／ｋ倍にされて加算回路３０に供給され
る。
【００３４】そこで、加算回路３０においては、Ｓ／Ｈ
回路２０の出力を１／ｋ倍にしたものと、Ｓ／Ｈ回路１
８の出力と、Ｓ／Ｈ回路２２の出力を１／ｋ倍にしたも
のとの加算が行われる。
回路２０の出力を１／ｋ倍にしたものと、Ｓ／Ｈ回路１
８の出力と、Ｓ／Ｈ回路２２の出力を１／ｋ倍にしたも
のとの加算が行われる。
【００３５】ここに、図１２は、この波形等化器の動作
を示す波形図であり、図１２Ａは入力データ信号ＤＩ
Ｎ、図１２Ｂはサンプリング信号ＳＰを示している。
を示す波形図であり、図１２Ａは入力データ信号ＤＩ
Ｎ、図１２Ｂはサンプリング信号ＳＰを示している。
【００３６】また、図１２ＣはＳ／Ｈ回路１７の出力、
図１２ＤはＳ／Ｈ回路１８の出力、図１２ＥはＳ／Ｈ回
路１９の出力、図１２ＦはＳ／Ｈ回路２０の出力、図１
２ＧはＳ／Ｈ回路２１の出力、図１２ＨはＳ／Ｈ回路２
２の出力を示している。
図１２ＤはＳ／Ｈ回路１８の出力、図１２ＥはＳ／Ｈ回
路１９の出力、図１２ＦはＳ／Ｈ回路２０の出力、図１
２ＧはＳ／Ｈ回路２１の出力、図１２ＨはＳ／Ｈ回路２
２の出力を示している。
【００３７】また、図１２Ｉは選択制御信号Ｓ１、図１
２Ｊは選択制御信号Ｓ２、図１２Ｋは乗算回路２８、２
９においてｋ＝２とした場合における出力データ信号Ｄ
ＯＵＴを示している。
２Ｊは選択制御信号Ｓ２、図１２Ｋは乗算回路２８、２
９においてｋ＝２とした場合における出力データ信号Ｄ
ＯＵＴを示している。
【００３８】この波形等化器においては、２個の遅延回
路１５、１６を設け、入力データ信号ＤＩＮは、図９に
示す波形等化器よりも少ない数のＳ／Ｈ回路をシフトす
るように構成されているので、サンプリング誤差及びホ
ールド誤差の蓄積は小さく、図９に示す波形等化器より
も等化精度の高い出力データ信号ＤＯＵＴを得ることが
できる。
路１５、１６を設け、入力データ信号ＤＩＮは、図９に
示す波形等化器よりも少ない数のＳ／Ｈ回路をシフトす
るように構成されているので、サンプリング誤差及びホ
ールド誤差の蓄積は小さく、図９に示す波形等化器より
も等化精度の高い出力データ信号ＤＯＵＴを得ることが
できる。
【００３９】また、Ｓ／Ｈ回路１７、２１、１９の出力
と、Ｓ／Ｈ回路２０、１８、２２の出力とを、交互に重
み付け回路２７に供給するように構成し、サンプリング
した信号電圧の重み付け回路２７に対する供給と、次に
重み付け回路２７に供給すべき信号電圧のサンプリング
とを同時に行うことができるので、動作速度の高速化を
図ることができる。
と、Ｓ／Ｈ回路２０、１８、２２の出力とを、交互に重
み付け回路２７に供給するように構成し、サンプリング
した信号電圧の重み付け回路２７に対する供給と、次に
重み付け回路２７に供給すべき信号電圧のサンプリング
とを同時に行うことができるので、動作速度の高速化を
図ることができる。
【００４０】
【発明が解決しようとする課題】しかし、この波形等化
器においては、３個のＳ／Ｈ回路の出力を加算回路３０
における加算対象としているのに対して、３×２個のＳ
／Ｈ回路を必要とし、その分、回路規模が大きくなって
しまうという問題点があった。この点については、図９
に示す波形等化器においても、同様である。
器においては、３個のＳ／Ｈ回路の出力を加算回路３０
における加算対象としているのに対して、３×２個のＳ
／Ｈ回路を必要とし、その分、回路規模が大きくなって
しまうという問題点があった。この点については、図９
に示す波形等化器においても、同様である。
【００４１】本発明は、かかる点に鑑み、波形の等化の
高精度化と、動作速度の高速化と、回路規模の縮小化と
を図ることができるようにした波形等化器を提供するこ
とを目的とする。
高精度化と、動作速度の高速化と、回路規模の縮小化と
を図ることができるようにした波形等化器を提供するこ
とを目的とする。
【００４２】
【課題を解決するための手段】図１は本発明の原理説明
図であり、３１は波形等化の対象とされる入力データ信
号ＤＩＮが入力されるデータ信号入力端子、３２〜３６
はＳ／Ｈ回路、３７はＳ／Ｈ回路３２〜３６を１個ずつ
順に繰り返してサンプリング動作状態にするサンプリン
グ制御回路である。
図であり、３１は波形等化の対象とされる入力データ信
号ＤＩＮが入力されるデータ信号入力端子、３２〜３６
はＳ／Ｈ回路、３７はＳ／Ｈ回路３２〜３６を１個ずつ
順に繰り返してサンプリング動作状態にするサンプリン
グ制御回路である。
【００４３】また、３８はＳ／Ｈ回路３２〜３６で、ホ
ールド動作中のＳ／Ｈ回路のうち、所定のＳ／Ｈ回路の
出力を選択する選択回路、３９は選択回路３８のうち、
所定の選択回路の出力に重み付けを行う重み付け回路、
４０は重み付け回路３９の出力を加算する加算回路であ
る。
ールド動作中のＳ／Ｈ回路のうち、所定のＳ／Ｈ回路の
出力を選択する選択回路、３９は選択回路３８のうち、
所定の選択回路の出力に重み付けを行う重み付け回路、
４０は重み付け回路３９の出力を加算する加算回路であ
る。
【００４４】即ち、本発明による波形等化器は、入力デ
ータ信号ＤＩＮが入力されるデータ信号入力端子３１
と、このデータ信号入力端子３１の後段に接続された複
数のサンプル・ホールド回路３２〜３６と、これら複数
のサンプル・ホールド回路３２〜３６を１個ずつ順に繰
り返してサンプリング動作状態にするサンプリング制御
回路３７と、複数のサンプル・ホールド回路３２〜３６
の中で、ホールド動作状態にあるサンプル・ホールド回
路のうち、所定のサンプル・ホールド回路の出力を選択
する選択回路３８と、この選択回路３８のうち、所定の
選択回路の出力に重み付けを行う重み付け回路３９と、
この重み付け回路３９の出力を加算する加算回路４０と
を設け、この加算回路４０の出力端に出力データ信号Ｄ
ＯＵＴを得るように構成される。
ータ信号ＤＩＮが入力されるデータ信号入力端子３１
と、このデータ信号入力端子３１の後段に接続された複
数のサンプル・ホールド回路３２〜３６と、これら複数
のサンプル・ホールド回路３２〜３６を１個ずつ順に繰
り返してサンプリング動作状態にするサンプリング制御
回路３７と、複数のサンプル・ホールド回路３２〜３６
の中で、ホールド動作状態にあるサンプル・ホールド回
路のうち、所定のサンプル・ホールド回路の出力を選択
する選択回路３８と、この選択回路３８のうち、所定の
選択回路の出力に重み付けを行う重み付け回路３９と、
この重み付け回路３９の出力を加算する加算回路４０と
を設け、この加算回路４０の出力端に出力データ信号Ｄ
ＯＵＴを得るように構成される。
【００４５】
【作用】本発明においては、データ信号入力端子３１の
後段に接続された複数のＳ／Ｈ回路３２〜３６は、１個
ずつ順に繰り返してサンプリング動作を行い、ホールド
動作状態にあるサンプル・ホールド回路のうち、所定の
サンプル・ホールド回路の出力が加算対象として、選択
回路３８及び重み付け回路３９を介して加算回路４０に
供給される。
後段に接続された複数のＳ／Ｈ回路３２〜３６は、１個
ずつ順に繰り返してサンプリング動作を行い、ホールド
動作状態にあるサンプル・ホールド回路のうち、所定の
サンプル・ホールド回路の出力が加算対象として、選択
回路３８及び重み付け回路３９を介して加算回路４０に
供給される。
【００４６】即ち、入力データ信号ＤＩＮは、複数のＳ
／Ｈ回路をシフトされることはないので、複数のＳ／Ｈ
回路によるサンプリング誤差及びホールド誤差が蓄積さ
れていない遅延された入力データ信号ＤＩＮについて、
一定の重み付けをした加算を行うことができる。したが
って、等化精度の高い出力データ信号ＤＯＵＴを得るこ
とができる。
／Ｈ回路をシフトされることはないので、複数のＳ／Ｈ
回路によるサンプリング誤差及びホールド誤差が蓄積さ
れていない遅延された入力データ信号ＤＩＮについて、
一定の重み付けをした加算を行うことができる。したが
って、等化精度の高い出力データ信号ＤＯＵＴを得るこ
とができる。
【００４７】なお、選択回路３８は、複数のサンプル・
ホールド回路３２〜３６のうち、所定の、例えば、直前
にサンプリング動作をしたサンプル・ホールド回路を除
く、ホールド動作状態にあるサンプル・ホールド回路の
出力を選択するように構成することができるが、このよ
うにする場合には、出力の安定しているＳ／Ｈ回路の出
力のみを加算の対象とすることができるので、より等化
精度の高い出力データ信号を得ることができる。
ホールド回路３２〜３６のうち、所定の、例えば、直前
にサンプリング動作をしたサンプル・ホールド回路を除
く、ホールド動作状態にあるサンプル・ホールド回路の
出力を選択するように構成することができるが、このよ
うにする場合には、出力の安定しているＳ／Ｈ回路の出
力のみを加算の対象とすることができるので、より等化
精度の高い出力データ信号を得ることができる。
【００４８】また、本発明においては、ホールド動作状
態にあるサンプル・ホールド回路のうち、所定のサンプ
ル・ホールド回路の出力が加算対象として選択回路３８
及び重み付け回路３９を介して加算回路４０に供給され
るが、この期間、所定のサンプル・ホールド回路以外の
サンプル・ホールド回路の１個では、データ信号入力端
子３１に入力される入力データ信号ＤＩＮのサンプリン
グが行われるので、動作速度の高速化を図ることができ
る。
態にあるサンプル・ホールド回路のうち、所定のサンプ
ル・ホールド回路の出力が加算対象として選択回路３８
及び重み付け回路３９を介して加算回路４０に供給され
るが、この期間、所定のサンプル・ホールド回路以外の
サンプル・ホールド回路の１個では、データ信号入力端
子３１に入力される入力データ信号ＤＩＮのサンプリン
グが行われるので、動作速度の高速化を図ることができ
る。
【００４９】
【実施例】以下、図２〜図８を参照して、本発明の第１
実施例及び第２実施例について、本発明をハード・ディ
スク装置の読出し回路部に設けられる波形等化器に適用
した場合を例にして説明する。
実施例及び第２実施例について、本発明をハード・ディ
スク装置の読出し回路部に設けられる波形等化器に適用
した場合を例にして説明する。
【００５０】第１実施例・・図２〜図５ 図２は本発明の第１実施例を示す回路図であり、４１は
ハード・ディスクから読み出され、波形の等化の対象と
されているデータ信号ＤＩＮが入力されるデータ信号入
力端子、４２〜４５はＳ／Ｈ回路である。
ハード・ディスクから読み出され、波形の等化の対象と
されているデータ信号ＤＩＮが入力されるデータ信号入
力端子、４２〜４５はＳ／Ｈ回路である。
【００５１】これらＳ／Ｈ回路４２〜４５は、サンプリ
ング信号ＳＰが供給される期間は、サンプリング動作を
行い、サンプリング信号ＳＰが供給されない期間は、ホ
ールド動作を行うように構成されている。
ング信号ＳＰが供給される期間は、サンプリング動作を
行い、サンプリング信号ＳＰが供給されない期間は、ホ
ールド動作を行うように構成されている。
【００５２】また、４６はサンプリング信号ＳＰが入力
されるサンプリング信号入力端子、４７はサンプリング
信号入力端子４６に供給されるサンプリング信号ＳＰを
供給すべきＳ／Ｈ回路を選択するためのセレクタであ
る。
されるサンプリング信号入力端子、４７はサンプリング
信号入力端子４６に供給されるサンプリング信号ＳＰを
供給すべきＳ／Ｈ回路を選択するためのセレクタであ
る。
【００５３】この第１実施例では、このセレクタ４７
は、クロック信号ＣＬＫに同期させて、接点４７Ａを接
点４７Ｂ〜４７Ｅに対して接点４７Ｅ→４７Ｄ→４７Ｃ
→４７Ｂの順に繰り返して接続し、サンプリング信号Ｓ
ＰをＳ／Ｈ回路４２〜４５に対してＳ／Ｈ回路４５→Ｓ
／Ｈ回路４４→Ｓ／Ｈ回路４３→Ｓ／Ｈ回路４２の順に
繰り返して供給するように制御される。
は、クロック信号ＣＬＫに同期させて、接点４７Ａを接
点４７Ｂ〜４７Ｅに対して接点４７Ｅ→４７Ｄ→４７Ｃ
→４７Ｂの順に繰り返して接続し、サンプリング信号Ｓ
ＰをＳ／Ｈ回路４２〜４５に対してＳ／Ｈ回路４５→Ｓ
／Ｈ回路４４→Ｓ／Ｈ回路４３→Ｓ／Ｈ回路４２の順に
繰り返して供給するように制御される。
【００５４】即ち、Ｓ／Ｈ回路４２〜４５は、クロック
信号ＣＬＫに同期して、Ｓ／Ｈ回路４５→Ｓ／Ｈ回路４
４→Ｓ／Ｈ回路４３→Ｓ／Ｈ回路４２の順に繰り返して
サンプリング動作を行うことになる。
信号ＣＬＫに同期して、Ｓ／Ｈ回路４５→Ｓ／Ｈ回路４
４→Ｓ／Ｈ回路４３→Ｓ／Ｈ回路４２の順に繰り返して
サンプリング動作を行うことになる。
【００５５】また、４８〜５０はＳ／Ｈ回路４２〜４５
のうち、ホールド動作中のＳ／Ｈ回路の出力を選択する
セレクタである。
のうち、ホールド動作中のＳ／Ｈ回路の出力を選択する
セレクタである。
【００５６】ここに、セレクタ４８は、クロック信号Ｃ
ＬＫに同期させて、接点４８Ａを接点４８Ｂ〜４８Ｅに
対して接点４８Ｅ→４８Ｄ→４８Ｃ→４８Ｂの順に繰り
返して接続し、Ｓ／Ｈ回路４２〜４５をＳ／Ｈ回路４５
→Ｓ／Ｈ回路４４→Ｓ／Ｈ回路４３→Ｓ／Ｈ回路４２の
順に繰り返して選択するように構成、制御される。
ＬＫに同期させて、接点４８Ａを接点４８Ｂ〜４８Ｅに
対して接点４８Ｅ→４８Ｄ→４８Ｃ→４８Ｂの順に繰り
返して接続し、Ｓ／Ｈ回路４２〜４５をＳ／Ｈ回路４５
→Ｓ／Ｈ回路４４→Ｓ／Ｈ回路４３→Ｓ／Ｈ回路４２の
順に繰り返して選択するように構成、制御される。
【００５７】また、セレクタ４９は、クロック信号ＣＬ
Ｋに同期させて、接点４９Ａを接点４９Ｂ〜４９Ｅに対
して接点４９Ｅ→４９Ｄ→４９Ｃ→４９Ｂの順に繰り返
して接続し、Ｓ／Ｈ回路４２〜４５をＳ／Ｈ回路４５→
Ｓ／Ｈ回路４４→Ｓ／Ｈ回路４３→Ｓ／Ｈ回路４２の順
に繰り返して選択するように構成、制御される。
Ｋに同期させて、接点４９Ａを接点４９Ｂ〜４９Ｅに対
して接点４９Ｅ→４９Ｄ→４９Ｃ→４９Ｂの順に繰り返
して接続し、Ｓ／Ｈ回路４２〜４５をＳ／Ｈ回路４５→
Ｓ／Ｈ回路４４→Ｓ／Ｈ回路４３→Ｓ／Ｈ回路４２の順
に繰り返して選択するように構成、制御される。
【００５８】また、セレクタ５０は、クロック信号ＣＬ
Ｋに同期させて、接点５０Ａを接点５０Ｂ〜５０Ｅに対
して接点５０Ｅ→５０Ｄ→５０Ｃ→５０Ｂの順に繰り返
して接続し、Ｓ／Ｈ回路４２〜４５をＳ／Ｈ回路４５→
Ｓ／Ｈ回路４４→Ｓ／Ｈ回路４３→Ｓ／Ｈ回路４２の順
に繰り返して選択するように構成、制御される。
Ｋに同期させて、接点５０Ａを接点５０Ｂ〜５０Ｅに対
して接点５０Ｅ→５０Ｄ→５０Ｃ→５０Ｂの順に繰り返
して接続し、Ｓ／Ｈ回路４２〜４５をＳ／Ｈ回路４５→
Ｓ／Ｈ回路４４→Ｓ／Ｈ回路４３→Ｓ／Ｈ回路４２の順
に繰り返して選択するように構成、制御される。
【００５９】但し、セレクタ４８〜５０は、図３に示す
タイミングで選択動作を行うように制御される。なお、
図中、「」は選択状態にある接点、「×」は非選択状態
にある接点を示している。
タイミングで選択動作を行うように制御される。なお、
図中、「」は選択状態にある接点、「×」は非選択状態
にある接点を示している。
【００６０】また、５１は重み付け回路であり、５２は
セレクタ４８の出力を１／ｋ倍にする乗算回路、５３は
セレクタ５０の出力を１／ｋ倍にする乗算回路である。
セレクタ４８の出力を１／ｋ倍にする乗算回路、５３は
セレクタ５０の出力を１／ｋ倍にする乗算回路である。
【００６１】また、５４は乗算回路５２の出力とセレク
タ５０の出力と乗算回路５３の出力とを加算する加算回
路である。
タ５０の出力と乗算回路５３の出力とを加算する加算回
路である。
【００６２】ここに、図４は、この第１実施例の動作を
示すタイムチャートであり、セレクタ４８〜５０が図３
に示すように動作した場合におけるクロック信号ＣＬＫ
に対するＳ／Ｈ回路４２〜４５の状態と、出力データ信
号ＤＯＵＴの電圧値ＶＯＵＴとの関係を示している。
示すタイムチャートであり、セレクタ４８〜５０が図３
に示すように動作した場合におけるクロック信号ＣＬＫ
に対するＳ／Ｈ回路４２〜４５の状態と、出力データ信
号ＤＯＵＴの電圧値ＶＯＵＴとの関係を示している。
【００６３】但し、Ｓ＝サンプリング動作状態、Ｈ＝ホ
ールド動作状態、Ｖ42＝Ｓ／Ｈ回路４２のホールド電
圧、Ｖ43はＳ／Ｈ回路４３のホールド電圧、Ｖ44＝Ｓ／
Ｈ回路４４のホールド電圧、Ｖ45はＳ／Ｈ回路４５のホ
ールド電圧である。
ールド動作状態、Ｖ42＝Ｓ／Ｈ回路４２のホールド電
圧、Ｖ43はＳ／Ｈ回路４３のホールド電圧、Ｖ44＝Ｓ／
Ｈ回路４４のホールド電圧、Ｖ45はＳ／Ｈ回路４５のホ
ールド電圧である。
【００６４】また、図５はこの第１実施例の動作を示す
波形図であり、図５Ａは入力データ信号ＤＩＮ、図５Ｂ
はクロック信号ＣＬＫ、図５ＣはＳ／Ｈ回路４２の出
力、図５ＤはＳ／Ｈ回路４３の出力、図５ＥはＳ／Ｈ回
路４４の出力、図５ＦはＳ／Ｈ回路４５の出力、図５Ｇ
は出力データ信号ＤＯＵＴを示している。なお、図中、
「」は加算の対象として選択される電圧を示している。
波形図であり、図５Ａは入力データ信号ＤＩＮ、図５Ｂ
はクロック信号ＣＬＫ、図５ＣはＳ／Ｈ回路４２の出
力、図５ＤはＳ／Ｈ回路４３の出力、図５ＥはＳ／Ｈ回
路４４の出力、図５ＦはＳ／Ｈ回路４５の出力、図５Ｇ
は出力データ信号ＤＯＵＴを示している。なお、図中、
「」は加算の対象として選択される電圧を示している。
【００６５】即ち、この第１実施例においては、データ
信号入力端子４１に入力される入力データ信号ＤＩＮ
は、クロック信号ＣＬＫに同期して、Ｓ／Ｈ回路４５→
Ｓ／Ｈ回路４４→Ｓ／Ｈ回路４３→Ｓ／Ｈ回路４２の順
に繰り返してサンプリングされる。
信号入力端子４１に入力される入力データ信号ＤＩＮ
は、クロック信号ＣＬＫに同期して、Ｓ／Ｈ回路４５→
Ｓ／Ｈ回路４４→Ｓ／Ｈ回路４３→Ｓ／Ｈ回路４２の順
に繰り返してサンプリングされる。
【００６６】ここに、Ｓ／Ｈ回路４５がサンプリング動
作状態にある場合には、Ｓ／Ｈ回路４２、４３、４４は
ホールド動作状態にあり、セレクタ４８はＳ／Ｈ回路４
２の出力を選択し、セレクタ４９はＳ／Ｈ回路４３の出
力を選択し、セレクタ５０はＳ／Ｈ回路４４の出力を選
択する。
作状態にある場合には、Ｓ／Ｈ回路４２、４３、４４は
ホールド動作状態にあり、セレクタ４８はＳ／Ｈ回路４
２の出力を選択し、セレクタ４９はＳ／Ｈ回路４３の出
力を選択し、セレクタ５０はＳ／Ｈ回路４４の出力を選
択する。
【００６７】この結果、Ｓ／Ｈ回路４５がサンプリング
動作状態にある場合には、出力データ信号ＤＯＵＴの電
圧値ＶＯＵＴは、ＶＯＵＴ＝Ｖ42／ｋ＋Ｖ43＋Ｖ44／ｋ
となる。
動作状態にある場合には、出力データ信号ＤＯＵＴの電
圧値ＶＯＵＴは、ＶＯＵＴ＝Ｖ42／ｋ＋Ｖ43＋Ｖ44／ｋ
となる。
【００６８】また、Ｓ／Ｈ回路４４がサンプリング動作
状態にある場合には、Ｓ／Ｈ回路４５、４２、４３はホ
ールド動作状態にあり、セレクタ４８はＳ／Ｈ回路４５
の出力を選択し、セレクタ４９はＳ／Ｈ回路４２の出力
を選択し、セレクタ５０はＳ／Ｈ回路４３の出力を選択
する。
状態にある場合には、Ｓ／Ｈ回路４５、４２、４３はホ
ールド動作状態にあり、セレクタ４８はＳ／Ｈ回路４５
の出力を選択し、セレクタ４９はＳ／Ｈ回路４２の出力
を選択し、セレクタ５０はＳ／Ｈ回路４３の出力を選択
する。
【００６９】この結果、Ｓ／Ｈ回路４４がサンプリング
動作状態にある場合には、出力データ信号ＤＯＵＴの電
圧値ＶＯＵＴは、ＶＯＵＴ＝Ｖ45／ｋ＋Ｖ42＋Ｖ43／ｋ
となる。
動作状態にある場合には、出力データ信号ＤＯＵＴの電
圧値ＶＯＵＴは、ＶＯＵＴ＝Ｖ45／ｋ＋Ｖ42＋Ｖ43／ｋ
となる。
【００７０】また、Ｓ／Ｈ回路４３がサンプリング動作
状態にある場合には、Ｓ／Ｈ回路４４、４５、４２はホ
ールド動作状態にあり、セレクタ４８はＳ／Ｈ回路４４
の出力を選択し、セレクタ４９はＳ／Ｈ回路４５の出力
を選択し、セレクタ５０はＳ／Ｈ回路４２の出力を選択
する。
状態にある場合には、Ｓ／Ｈ回路４４、４５、４２はホ
ールド動作状態にあり、セレクタ４８はＳ／Ｈ回路４４
の出力を選択し、セレクタ４９はＳ／Ｈ回路４５の出力
を選択し、セレクタ５０はＳ／Ｈ回路４２の出力を選択
する。
【００７１】この結果、Ｓ／Ｈ回路４３がサンプリング
動作状態にある場合には、出力データ信号ＤＯＵＴの電
圧値ＶＯＵＴは、ＶＯＵＴ＝Ｖ44／ｋ＋Ｖ45＋Ｖ42／ｋ
となる。
動作状態にある場合には、出力データ信号ＤＯＵＴの電
圧値ＶＯＵＴは、ＶＯＵＴ＝Ｖ44／ｋ＋Ｖ45＋Ｖ42／ｋ
となる。
【００７２】また、Ｓ／Ｈ回路４２がサンプリング動作
状態にある場合には、Ｓ／Ｈ回路４３、４４、４５はホ
ールド動作状態にあり、セレクタ４８はＳ／Ｈ回路４３
の出力を選択し、セレクタ４９はＳ／Ｈ回路４４の出力
を選択し、セレクタ５０はＳ／Ｈ回路４５の出力を選択
する。
状態にある場合には、Ｓ／Ｈ回路４３、４４、４５はホ
ールド動作状態にあり、セレクタ４８はＳ／Ｈ回路４３
の出力を選択し、セレクタ４９はＳ／Ｈ回路４４の出力
を選択し、セレクタ５０はＳ／Ｈ回路４５の出力を選択
する。
【００７３】この結果、Ｓ／Ｈ回路４２がサンプリング
動作状態にある場合には、出力データ信号ＤＯＵＴの電
圧値ＶＯＵＴは、ＶＯＵＴ＝Ｖ43／ｋ＋Ｖ44＋Ｖ45／ｋ
となる。
動作状態にある場合には、出力データ信号ＤＯＵＴの電
圧値ＶＯＵＴは、ＶＯＵＴ＝Ｖ43／ｋ＋Ｖ44＋Ｖ45／ｋ
となる。
【００７４】ここに、この第１実施例においては、入力
データ信号ＤＩＮをＳ／Ｈ回路４５→Ｓ／Ｈ回路４４→
Ｓ／Ｈ回路４３→Ｓ／Ｈ回路４２の順に繰り返してサン
プリングすると共に、ホールド動作状態にあるＳ／Ｈ回
路の出力を一定の重み付けの下に加算するようにしてい
る。
データ信号ＤＩＮをＳ／Ｈ回路４５→Ｓ／Ｈ回路４４→
Ｓ／Ｈ回路４３→Ｓ／Ｈ回路４２の順に繰り返してサン
プリングすると共に、ホールド動作状態にあるＳ／Ｈ回
路の出力を一定の重み付けの下に加算するようにしてい
る。
【００７５】即ち、この第１実施例においては、入力デ
ータ信号ＤＩＮは、複数のＳ／Ｈ回路をシフトされるこ
とはないので、サンプリング誤差及びホールド誤差が蓄
積されていない遅延された入力データ信号ＤＩＮについ
て、一定の重み付けを介した加算を行うことができる。
ータ信号ＤＩＮは、複数のＳ／Ｈ回路をシフトされるこ
とはないので、サンプリング誤差及びホールド誤差が蓄
積されていない遅延された入力データ信号ＤＩＮについ
て、一定の重み付けを介した加算を行うことができる。
【００７６】したがって、この第１実施例によれば、入
力データ信号ＤＩＮを複数のＳ／Ｈ回路をシフトさせる
ように構成された図９及び図１１に示す従来の波形等化
器よりも等化精度の高い出力データ信号ＤＯＵＴを得る
ことができる。
力データ信号ＤＩＮを複数のＳ／Ｈ回路をシフトさせる
ように構成された図９及び図１１に示す従来の波形等化
器よりも等化精度の高い出力データ信号ＤＯＵＴを得る
ことができる。
【００７７】また、この第１実施例によれば、サンプル
・ホールド回路４２〜４５のうち、３個がホールド動作
状態にあり、これらの出力が重み付け回路５１を介して
加算回路５４に供給されるが、この期間、他のサンプル
・ホールド回路では、データ信号入力端子４１に入力さ
れる入力データ信号ＤＩＮのサンプリングが行われるの
で、動作速度の高速化を図ることができる。
・ホールド回路４２〜４５のうち、３個がホールド動作
状態にあり、これらの出力が重み付け回路５１を介して
加算回路５４に供給されるが、この期間、他のサンプル
・ホールド回路では、データ信号入力端子４１に入力さ
れる入力データ信号ＤＩＮのサンプリングが行われるの
で、動作速度の高速化を図ることができる。
【００７８】また、この第１実施例においては、Ｓ／Ｈ
回路として、加算すべきＳ／Ｈ回路の出力数＋１のＳ／
Ｈ回路４２〜４５を設ければ足りるので、加算すべきＳ
／Ｈ回路の出力数×２のＳ／Ｈ回路を必要とする図９及
び図１１に示す従来の波形等化器よりも回路規模を小さ
くすることができる。
回路として、加算すべきＳ／Ｈ回路の出力数＋１のＳ／
Ｈ回路４２〜４５を設ければ足りるので、加算すべきＳ
／Ｈ回路の出力数×２のＳ／Ｈ回路を必要とする図９及
び図１１に示す従来の波形等化器よりも回路規模を小さ
くすることができる。
【００７９】第２実施例・・図６〜図８ 図２は本発明の第２実施例を示す回路図である。図中、
５５はハード・ディスクから読み出され、波形の等化の
対象とされたデータ信号ＤＩＮが入力されるデータ信号
入力端子、５６〜６０はＳ／Ｈ回路である。
５５はハード・ディスクから読み出され、波形の等化の
対象とされたデータ信号ＤＩＮが入力されるデータ信号
入力端子、５６〜６０はＳ／Ｈ回路である。
【００８０】これらＳ／Ｈ回路５６〜６０は、サンプリ
ング信号ＳＰが供給される期間は、サンプリング動作を
行い、サンプリング信号ＳＰが供給されない期間は、ホ
ールド動作を行うように構成されている。
ング信号ＳＰが供給される期間は、サンプリング動作を
行い、サンプリング信号ＳＰが供給されない期間は、ホ
ールド動作を行うように構成されている。
【００８１】また、６１はサンプリング信号ＳＰが入力
されるサンプリング信号入力端子、６２はサンプリング
信号入力端子６１に供給されるサンプリング信号ＳＰを
供給すべきＳ／Ｈ回路を選択するためのセレクタであ
る。
されるサンプリング信号入力端子、６２はサンプリング
信号入力端子６１に供給されるサンプリング信号ＳＰを
供給すべきＳ／Ｈ回路を選択するためのセレクタであ
る。
【００８２】この第２実施例では、このセレクタ６２
は、クロック信号ＣＬＫに同期させて、接点６２Ａを接
点６２Ｂ〜６２Ｆに対して接点６２Ｆ→６２Ｅ→６２Ｄ
→６２Ｃ→６２Ｂの順に繰り返して接続し、サンプリン
グ信号ＳＰをＳ／Ｈ回路５６〜６０に対してＳ／Ｈ回路
６０→Ｓ／Ｈ回路５９→Ｓ／Ｈ回路５８→Ｓ／Ｈ回路５
７→Ｓ／Ｈ回路５６の順に繰り返して供給するように制
御される。
は、クロック信号ＣＬＫに同期させて、接点６２Ａを接
点６２Ｂ〜６２Ｆに対して接点６２Ｆ→６２Ｅ→６２Ｄ
→６２Ｃ→６２Ｂの順に繰り返して接続し、サンプリン
グ信号ＳＰをＳ／Ｈ回路５６〜６０に対してＳ／Ｈ回路
６０→Ｓ／Ｈ回路５９→Ｓ／Ｈ回路５８→Ｓ／Ｈ回路５
７→Ｓ／Ｈ回路５６の順に繰り返して供給するように制
御される。
【００８３】即ち、Ｓ／Ｈ回路５６〜６０は、クロック
信号ＣＬＫに同期して、Ｓ／Ｈ回路６０→Ｓ／Ｈ回路５
９→Ｓ／Ｈ回路５８→Ｓ／Ｈ回路５７→Ｓ／Ｈ回路５６
の順に繰り返してサンプリング動作を行うことになる。
信号ＣＬＫに同期して、Ｓ／Ｈ回路６０→Ｓ／Ｈ回路５
９→Ｓ／Ｈ回路５８→Ｓ／Ｈ回路５７→Ｓ／Ｈ回路５６
の順に繰り返してサンプリング動作を行うことになる。
【００８４】また、６３〜６５はＳ／Ｈ回路５６〜６０
のうち、直前にサンプリング動作をしたＳ／Ｈ回路を除
く、ホールド動作中のＳ／Ｈ回路の出力を選択するセレ
クタである。
のうち、直前にサンプリング動作をしたＳ／Ｈ回路を除
く、ホールド動作中のＳ／Ｈ回路の出力を選択するセレ
クタである。
【００８５】ここに、セレクタ６３は、クロック信号Ｃ
ＬＫに同期させて、接点６３Ａを接点６３Ｂ〜６３Ｆに
対して接点６３Ｆ→接点６３Ｅ→接点６３Ｄ→接点６３
Ｃ→接点６３Ｂの順に繰り返して接続し、Ｓ／Ｈ回路５
６〜６０をＳ／Ｈ回路６０→Ｓ／Ｈ回路５９→Ｓ／Ｈ回
路５８→Ｓ／Ｈ回路５７→Ｓ／Ｈ回路５６の順に繰り返
して選択するように構成、制御される。
ＬＫに同期させて、接点６３Ａを接点６３Ｂ〜６３Ｆに
対して接点６３Ｆ→接点６３Ｅ→接点６３Ｄ→接点６３
Ｃ→接点６３Ｂの順に繰り返して接続し、Ｓ／Ｈ回路５
６〜６０をＳ／Ｈ回路６０→Ｓ／Ｈ回路５９→Ｓ／Ｈ回
路５８→Ｓ／Ｈ回路５７→Ｓ／Ｈ回路５６の順に繰り返
して選択するように構成、制御される。
【００８６】また、セレクタ６４は、クロック信号ＣＬ
Ｋに同期させて、接点６４Ａを接点６４Ｂ〜６４Ｆに対
して接点６４Ｆ→接点６４Ｅ→接点６４Ｄ→接点６４Ｃ
→接点６４Ｂの順に繰り返して接続し、Ｓ／Ｈ回路５６
〜６０をＳ／Ｈ回路６０→Ｓ／Ｈ回路５９→Ｓ／Ｈ回路
５８→Ｓ／Ｈ回路５７→Ｓ／Ｈ回路５６の順に繰り返し
て選択するように構成、制御される。
Ｋに同期させて、接点６４Ａを接点６４Ｂ〜６４Ｆに対
して接点６４Ｆ→接点６４Ｅ→接点６４Ｄ→接点６４Ｃ
→接点６４Ｂの順に繰り返して接続し、Ｓ／Ｈ回路５６
〜６０をＳ／Ｈ回路６０→Ｓ／Ｈ回路５９→Ｓ／Ｈ回路
５８→Ｓ／Ｈ回路５７→Ｓ／Ｈ回路５６の順に繰り返し
て選択するように構成、制御される。
【００８７】また、セレクタ６５は、クロック信号ＣＬ
Ｋに同期させて、接点６５Ａを接点６５Ｂ〜６５Ｆに対
して接点６５Ｆ→接点６５Ｅ→接点６５Ｄ→接点６５Ｃ
→接点６５Ｂの順に繰り返して接続し、Ｓ／Ｈ回路５６
〜６０をＳ／Ｈ回路６０→Ｓ／Ｈ回路５９→Ｓ／Ｈ回路
５８→Ｓ／Ｈ回路５７→Ｓ／Ｈ回路５６の順に繰り返し
て選択するように構成、制御される。
Ｋに同期させて、接点６５Ａを接点６５Ｂ〜６５Ｆに対
して接点６５Ｆ→接点６５Ｅ→接点６５Ｄ→接点６５Ｃ
→接点６５Ｂの順に繰り返して接続し、Ｓ／Ｈ回路５６
〜６０をＳ／Ｈ回路６０→Ｓ／Ｈ回路５９→Ｓ／Ｈ回路
５８→Ｓ／Ｈ回路５７→Ｓ／Ｈ回路５６の順に繰り返し
て選択するように構成、制御される。
【００８８】但し、セレクタ６２〜６５は、図７に示す
タイミングで選択動作を行うように制御される。なお、
「」は選択状態にある接点、「×」は非選択状態にある
接点を示している。
タイミングで選択動作を行うように制御される。なお、
「」は選択状態にある接点、「×」は非選択状態にある
接点を示している。
【００８９】また、６６は重み付け回路であり、６７は
セレクタ６３の出力を１／ｋ倍にする乗算回路、６８は
セレクタ６５の出力を１／ｋ倍にする乗算回路である。
セレクタ６３の出力を１／ｋ倍にする乗算回路、６８は
セレクタ６５の出力を１／ｋ倍にする乗算回路である。
【００９０】また、６９は乗算回路６７の出力とセレク
タ６４の出力と乗算回路６８の出力とを加算する加算回
路である。
タ６４の出力と乗算回路６８の出力とを加算する加算回
路である。
【００９１】ここに、図８は本実施例の動作を示すタイ
ムチャートであり、セレクタ６２〜６５が図７に示すよ
うに動作した場合におけるクロック信号ＣＬＫに対する
Ｓ／Ｈ回路５６〜６０の状態と、出力データ信号ＤＯＵ
Ｔの電圧値ＶＯＵＴとの関係を示している。
ムチャートであり、セレクタ６２〜６５が図７に示すよ
うに動作した場合におけるクロック信号ＣＬＫに対する
Ｓ／Ｈ回路５６〜６０の状態と、出力データ信号ＤＯＵ
Ｔの電圧値ＶＯＵＴとの関係を示している。
【００９２】但し、Ｓ＝サンプリング動作状態、Ｈ＝ホ
ールド動作状態、Ｖ56＝Ｓ／Ｈ回路５６のホールド電
圧、Ｖ57はＳ／Ｈ回路５７のホールド電圧、Ｖ58＝Ｓ／
Ｈ回路５８のホールド電圧、Ｖ59はＳ／Ｈ回路５９のホ
ールド電圧、Ｖ60はＳ／Ｈ回路６０のホールド電圧であ
る。
ールド動作状態、Ｖ56＝Ｓ／Ｈ回路５６のホールド電
圧、Ｖ57はＳ／Ｈ回路５７のホールド電圧、Ｖ58＝Ｓ／
Ｈ回路５８のホールド電圧、Ｖ59はＳ／Ｈ回路５９のホ
ールド電圧、Ｖ60はＳ／Ｈ回路６０のホールド電圧であ
る。
【００９３】即ち、この第２実施例においては、データ
信号入力端子５５に入力される入力データ信号ＤＩＮ
は、Ｓ／Ｈ回路６０→Ｓ／Ｈ回路５９→Ｓ／Ｈ回路５８
→Ｓ／Ｈ回路５７→Ｓ／Ｈ回路５６の順に繰り返してサ
ンプリングされる。
信号入力端子５５に入力される入力データ信号ＤＩＮ
は、Ｓ／Ｈ回路６０→Ｓ／Ｈ回路５９→Ｓ／Ｈ回路５８
→Ｓ／Ｈ回路５７→Ｓ／Ｈ回路５６の順に繰り返してサ
ンプリングされる。
【００９４】ここに、Ｓ／Ｈ回路６０がサンプリング動
作状態にある場合には、Ｓ／Ｈ回路５６、５７、５８、
５９はホールド動作状態にあり、セレクタ６３はＳ／Ｈ
回路５７の出力を選択し、セレクタ６４はＳ／Ｈ回路５
８の出力を選択し、セレクタ６５はＳ／Ｈ回路５９の出
力を選択する。
作状態にある場合には、Ｓ／Ｈ回路５６、５７、５８、
５９はホールド動作状態にあり、セレクタ６３はＳ／Ｈ
回路５７の出力を選択し、セレクタ６４はＳ／Ｈ回路５
８の出力を選択し、セレクタ６５はＳ／Ｈ回路５９の出
力を選択する。
【００９５】この結果、Ｓ／Ｈ回路６０がサンプリング
動作状態にある場合には、出力データ信号ＤＯＵＴの電
圧値ＶＯＵＴは、ＶＯＵＴ＝Ｖ57／ｋ＋Ｖ58＋Ｖ59／ｋ
となる。
動作状態にある場合には、出力データ信号ＤＯＵＴの電
圧値ＶＯＵＴは、ＶＯＵＴ＝Ｖ57／ｋ＋Ｖ58＋Ｖ59／ｋ
となる。
【００９６】また、Ｓ／Ｈ回路５９がサンプリング動作
状態にある場合には、Ｓ／Ｈ回路６０、５６、５７、５
８はホールド動作状態にあり、セレクタ６３はＳ／Ｈ回
路５６の出力を選択し、セレクタ６４はＳ／Ｈ回路５７
の出力を選択し、セレクタ６５はＳ／Ｈ回路５８の出力
を選択する。
状態にある場合には、Ｓ／Ｈ回路６０、５６、５７、５
８はホールド動作状態にあり、セレクタ６３はＳ／Ｈ回
路５６の出力を選択し、セレクタ６４はＳ／Ｈ回路５７
の出力を選択し、セレクタ６５はＳ／Ｈ回路５８の出力
を選択する。
【００９７】この結果、Ｓ／Ｈ回路５９がサンプリング
動作状態にある場合には、出力データ信号ＤＯＵＴの電
圧値ＶＯＵＴは、ＶＯＵＴ＝Ｖ56／ｋ＋Ｖ57＋Ｖ58／ｋ
となる。
動作状態にある場合には、出力データ信号ＤＯＵＴの電
圧値ＶＯＵＴは、ＶＯＵＴ＝Ｖ56／ｋ＋Ｖ57＋Ｖ58／ｋ
となる。
【００９８】また、Ｓ／Ｈ回路５８がサンプリング動作
状態にある場合には、Ｓ／Ｈ回路５９、６０、５６、５
７はホールド動作状態にあり、セレクタ６３はＳ／Ｈ回
路６０の出力を選択し、セレクタ６５はＳ／Ｈ回路５６
の出力を選択し、セレクタ６５はＳ／Ｈ回路５７の出力
を選択する。
状態にある場合には、Ｓ／Ｈ回路５９、６０、５６、５
７はホールド動作状態にあり、セレクタ６３はＳ／Ｈ回
路６０の出力を選択し、セレクタ６５はＳ／Ｈ回路５６
の出力を選択し、セレクタ６５はＳ／Ｈ回路５７の出力
を選択する。
【００９９】この結果、Ｓ／Ｈ回路５８がサンプリング
動作状態にある場合には、出力データ信号ＤＯＵＴの電
圧値ＶＯＵＴは、ＶＯＵＴ＝Ｖ60／ｋ＋Ｖ56＋Ｖ57／ｋ
となる。
動作状態にある場合には、出力データ信号ＤＯＵＴの電
圧値ＶＯＵＴは、ＶＯＵＴ＝Ｖ60／ｋ＋Ｖ56＋Ｖ57／ｋ
となる。
【０１００】また、Ｓ／Ｈ回路５７がサンプリング動作
状態にある場合には、Ｓ／Ｈ回路５８、５９、６０、５
６はホールド状態にあり、セレクタ６３はＳ／Ｈ回路５
９の出力を選択し、セレクタ６４はＳ／Ｈ回路６０の出
力を選択し、セレクタ６５はＳ／Ｈ回路５６の出力を選
択する。
状態にある場合には、Ｓ／Ｈ回路５８、５９、６０、５
６はホールド状態にあり、セレクタ６３はＳ／Ｈ回路５
９の出力を選択し、セレクタ６４はＳ／Ｈ回路６０の出
力を選択し、セレクタ６５はＳ／Ｈ回路５６の出力を選
択する。
【０１０１】この結果、Ｓ／Ｈ回路５７がサンプリング
動作状態にある場合には、出力データ信号ＤＯＵＴの電
圧値ＶＯＵＴは、ＶＯＵＴ＝Ｖ59／ｋ＋Ｖ60＋Ｖ56／ｋ
となる。
動作状態にある場合には、出力データ信号ＤＯＵＴの電
圧値ＶＯＵＴは、ＶＯＵＴ＝Ｖ59／ｋ＋Ｖ60＋Ｖ56／ｋ
となる。
【０１０２】また、Ｓ／Ｈ回路５６がサンプリング動作
状態にある場合には、Ｓ／Ｈ回路５７、５８、５９、６
０はホールド動作状態にあり、セレクタ６３はＳ／Ｈ回
路５８の出力を選択し、セレクタ６４はＳ／Ｈ回路５９
の出力を選択し、セレクタ６５はＳ／Ｈ回路６０の出力
を選択する。
状態にある場合には、Ｓ／Ｈ回路５７、５８、５９、６
０はホールド動作状態にあり、セレクタ６３はＳ／Ｈ回
路５８の出力を選択し、セレクタ６４はＳ／Ｈ回路５９
の出力を選択し、セレクタ６５はＳ／Ｈ回路６０の出力
を選択する。
【０１０３】この結果、Ｓ／Ｈ回路５６がサンプリング
動作状態にある場合には、出力データ信号ＤＯＵＴの電
圧値ＶＯＵＴは、ＶＯＵＴ＝Ｖ58／ｋ＋Ｖ59＋Ｖ60／ｋ
となる。
動作状態にある場合には、出力データ信号ＤＯＵＴの電
圧値ＶＯＵＴは、ＶＯＵＴ＝Ｖ58／ｋ＋Ｖ59＋Ｖ60／ｋ
となる。
【０１０４】ここに、この第２実施例においては、入力
データ信号ＤＩＮをＳ／Ｈ回路６０→Ｓ／Ｈ回路５９→
Ｓ／Ｈ回路５８→Ｓ／Ｈ回路５７→Ｓ／Ｈ回路５６の順
に繰り返してサンプリングすると共に、直前にサンプリ
ング動作を行ったＳ／Ｈ回路を除き、ホールド動作状態
にあるＳ／Ｈ回路の出力を一定の重み付けの下に加算す
るようにしている。
データ信号ＤＩＮをＳ／Ｈ回路６０→Ｓ／Ｈ回路５９→
Ｓ／Ｈ回路５８→Ｓ／Ｈ回路５７→Ｓ／Ｈ回路５６の順
に繰り返してサンプリングすると共に、直前にサンプリ
ング動作を行ったＳ／Ｈ回路を除き、ホールド動作状態
にあるＳ／Ｈ回路の出力を一定の重み付けの下に加算す
るようにしている。
【０１０５】即ち、この第２実施例においては、入力デ
ータ信号ＤＩＮは、複数のＳ／Ｈ回路をシフトされるこ
とはないので、サンプリング誤差及びホールド誤差が蓄
積されていない遅延された入力データ信号ＤＩＮについ
て、一定の重み付けを介した加算を行うことができる。
ータ信号ＤＩＮは、複数のＳ／Ｈ回路をシフトされるこ
とはないので、サンプリング誤差及びホールド誤差が蓄
積されていない遅延された入力データ信号ＤＩＮについ
て、一定の重み付けを介した加算を行うことができる。
【０１０６】しかも、直前にサンプリング動作を行った
Ｓ／Ｈ回路を除き、ホールド動作状態にあるＳ／Ｈ回路
の出力についてのみ、即ち、出力電圧（ホールド電圧）
が安定しているＳ／Ｈ回路の出力のみを一定の重み付け
の下に加算するようにしている。
Ｓ／Ｈ回路を除き、ホールド動作状態にあるＳ／Ｈ回路
の出力についてのみ、即ち、出力電圧（ホールド電圧）
が安定しているＳ／Ｈ回路の出力のみを一定の重み付け
の下に加算するようにしている。
【０１０７】したがって、この第２実施例によれば、入
力データ信号ＤＩＮを複数のＳ／Ｈ回路をシフトさせる
ように構成された図９及び図１１に示す従来の波形等化
器はもとより、第１実施例よりも等化精度の高い出力デ
ータ信号ＤＯＵＴを得ることができる。
力データ信号ＤＩＮを複数のＳ／Ｈ回路をシフトさせる
ように構成された図９及び図１１に示す従来の波形等化
器はもとより、第１実施例よりも等化精度の高い出力デ
ータ信号ＤＯＵＴを得ることができる。
【０１０８】また、この第２実施例によれば、サンプル
・ホールド回路５６〜６０のうち、４個がホールド動作
状態にあり、これら４個のうちの３個の出力が重み付け
回路６６を介して加算回路６９に供給されるが、この期
間、他のサンプル・ホールド回路では、データ信号入力
端子５５に入力される入力データ信号ＤＩＮのサンプリ
ングが行われるので、動作速度の高速化を図ることがで
きる。
・ホールド回路５６〜６０のうち、４個がホールド動作
状態にあり、これら４個のうちの３個の出力が重み付け
回路６６を介して加算回路６９に供給されるが、この期
間、他のサンプル・ホールド回路では、データ信号入力
端子５５に入力される入力データ信号ＤＩＮのサンプリ
ングが行われるので、動作速度の高速化を図ることがで
きる。
【０１０９】また、この第２実施例においては、Ｓ／Ｈ
回路として、加算すべきＳ／Ｈ回路の出力数＋２のＳ／
Ｈ回路５６〜６０を設ければ足りるので、加算すべきＳ
／Ｈ回路の出力数×２のＳ／Ｈ回路を必要とする図９及
び図１１に示す従来の波形等化器よりも回路規模を小さ
くすることができる。
回路として、加算すべきＳ／Ｈ回路の出力数＋２のＳ／
Ｈ回路５６〜６０を設ければ足りるので、加算すべきＳ
／Ｈ回路の出力数×２のＳ／Ｈ回路を必要とする図９及
び図１１に示す従来の波形等化器よりも回路規模を小さ
くすることができる。
【０１１０】
【発明の効果】以上のように、本発明によれば、データ
信号入力端子（３１）の後段に複数のＳ／Ｈ回路（３２
〜３６）を設け、これら複数のＳ／Ｈ回路（３２〜３
６）を１個ずつ順に繰り返してサンプリング動作状態に
すると共に、ホールド動作状態にあるサンプル・ホール
ド回路のうち、所定のサンプル・ホールド回路の出力を
加算の対象とする構成を採用したことにより、波形を等
化される入力データ信号（ＤＩＮ）は、複数のＳ／Ｈ回
路をシフトされることはないので、サンプリング誤差及
びホールド誤差が蓄積されていない遅延された入力デー
タ信号（ＤＩＮ）につき、一定の重み付けを介した加算
を行うことができ、等化精度の高い出力データ信号（Ｄ
ＯＵＴ）を得ることができると共に、動作速度の高速化
を図ることができる。
信号入力端子（３１）の後段に複数のＳ／Ｈ回路（３２
〜３６）を設け、これら複数のＳ／Ｈ回路（３２〜３
６）を１個ずつ順に繰り返してサンプリング動作状態に
すると共に、ホールド動作状態にあるサンプル・ホール
ド回路のうち、所定のサンプル・ホールド回路の出力を
加算の対象とする構成を採用したことにより、波形を等
化される入力データ信号（ＤＩＮ）は、複数のＳ／Ｈ回
路をシフトされることはないので、サンプリング誤差及
びホールド誤差が蓄積されていない遅延された入力デー
タ信号（ＤＩＮ）につき、一定の重み付けを介した加算
を行うことができ、等化精度の高い出力データ信号（Ｄ
ＯＵＴ）を得ることができると共に、動作速度の高速化
を図ることができる。
【０１１１】また、選択回路（３８）を、複数のサンプ
ル・ホールド回路（３２〜３６）のうち、ホールド動作
中の全てのサンプル・ホールド回路の出力を選択するよ
うに構成する場合には、Ｓ／Ｈ回路として、加算対象と
すべきＳ／Ｈ回路の出力数＋１のＳ／Ｈ回路を設ければ
足りるので、加算対象とすべきＳ／Ｈ回路の出力数×２
のＳ／Ｈ回路を必要とする従来例よりも回路規模を小さ
くすることができる。
ル・ホールド回路（３２〜３６）のうち、ホールド動作
中の全てのサンプル・ホールド回路の出力を選択するよ
うに構成する場合には、Ｓ／Ｈ回路として、加算対象と
すべきＳ／Ｈ回路の出力数＋１のＳ／Ｈ回路を設ければ
足りるので、加算対象とすべきＳ／Ｈ回路の出力数×２
のＳ／Ｈ回路を必要とする従来例よりも回路規模を小さ
くすることができる。
【０１１２】また、選択回路（３８）を、複数のサンプ
ル・ホールド回路（３２〜３６）のうち、直前にサンプ
リング動作をしたサンプル・ホールド回路を除く、ホー
ルド動作中のサンプル・ホールド回路の出力を選択する
ように構成する場合には、出力の安定しているＳ／Ｈ回
路の出力のみを加算の対象とすることができるので、よ
り等化精度の高い出力データ信号を得ることができる。
ル・ホールド回路（３２〜３６）のうち、直前にサンプ
リング動作をしたサンプル・ホールド回路を除く、ホー
ルド動作中のサンプル・ホールド回路の出力を選択する
ように構成する場合には、出力の安定しているＳ／Ｈ回
路の出力のみを加算の対象とすることができるので、よ
り等化精度の高い出力データ信号を得ることができる。
【０１１３】また、この場合には、Ｓ／Ｈ回路として、
加算対象とすべきＳ／Ｈ回路の出力数＋１のＳ／Ｈ回路
を設ければ足りるので、加算対象とすべきＳ／Ｈ回路の
出力数×２のＳ／Ｈ回路を必要とする従来例よりも回路
規模を小さくすることができる。
加算対象とすべきＳ／Ｈ回路の出力数＋１のＳ／Ｈ回路
を設ければ足りるので、加算対象とすべきＳ／Ｈ回路の
出力数×２のＳ／Ｈ回路を必要とする従来例よりも回路
規模を小さくすることができる。
【図１】本発明の原理説明図である。
【図２】本発明の第１実施例を示す回路図である。
【図３】本発明の第１実施例が設けるセレクタの動作を
示すタイムチャートである。
示すタイムチャートである。
【図４】本発明の第１実施例の動作を示すタイムチャー
トである。
トである。
【図５】本発明の第１実施例の動作を示す波形図であ
る。
る。
【図６】本発明の第２実施例を示す回路図である。
【図７】本発明の第２実施例が設けるセレクタの動作を
示すタイムチャートである。
示すタイムチャートである。
【図８】本発明の第２実施例の動作を示すタイムチャー
トである。
トである。
【図９】従来の波形等化器の一例を示す回路図である。
【図１０】図９に示す波形等化器の動作を示す波形図で
ある。
ある。
【図１１】従来の波形等化器の他の例を示す回路図であ
る。
る。
【図１２】図１１に示す波形等化器の動作を示す波形図
である。
である。
ＤＩＮ 入力データ信号 ＤＯＵＴ 出力データ信号 ３１ データ信号入力端子 ３２〜３６ Ｓ／Ｈ回路 ３７ サンプリング制御回路 ３８ 選択回路 ３９ 重み付け回路 ４０ 加算回路
Claims (3)
- 【請求項１】入力データ信号（ＤＩＮ）が入力されるデ
ータ信号入力端子（３１）と、このデータ信号入力端子
（３１）の後段に接続された複数のサンプル・ホールド
回路（３２〜３６）と、これら複数のサンプル・ホール
ド回路（３２〜３６）を１個ずつ順に繰り返してサンプ
リング動作状態にするサンプリング制御回路（３７）
と、前記複数のサンプル・ホールド回路（３２〜３６）
の中で、ホールド動作状態にあるサンプル・ホールド回
路のうち、所定のサンプル・ホールド回路の出力を選択
する選択回路（３８）と、この選択回路（３８）のう
ち、所定の選択回路の出力に重み付けを行う重み付け回
路（３９）と、この重み付け回路（３９）の出力を加算
する加算回路（４０）とを設け、この加算回路（４０）
の出力端に出力データ信号（ＤＯＵＴ）を得るように構
成されていることを特徴とする波形等化器。 - 【請求項２】前記選択回路（３８）は、前記複数のサン
プル・ホールド回路（３２〜３６）のうち、ホールド動
作中の全てのサンプル・ホールド回路の出力を選択する
ように構成されていることを特徴とする請求項１記載の
波形等化器。 - 【請求項３】前記選択回路（３８）は、前記複数のサン
プル・ホールド回路（３２〜３６）のうち、直前にサン
プリング動作をしたサンプル・ホールド回路を除く、ホ
ールド動作中のサンプル・ホールド回路の出力を選択す
るように構成されていることを特徴とする請求項１記載
の波形等化器。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15887393A JP3298240B2 (ja) | 1993-06-29 | 1993-06-29 | 波形等化器 |
| KR1019940015174A KR0138888B1 (ko) | 1993-06-29 | 1994-06-29 | 파형 등화기 |
| US08/267,496 US5579340A (en) | 1993-06-29 | 1994-06-29 | Waveform equalizer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15887393A JP3298240B2 (ja) | 1993-06-29 | 1993-06-29 | 波形等化器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0722903A true JPH0722903A (ja) | 1995-01-24 |
| JP3298240B2 JP3298240B2 (ja) | 2002-07-02 |
Family
ID=15681271
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15887393A Expired - Fee Related JP3298240B2 (ja) | 1993-06-29 | 1993-06-29 | 波形等化器 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5579340A (ja) |
| JP (1) | JP3298240B2 (ja) |
| KR (1) | KR0138888B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08290367A (ja) * | 1995-04-18 | 1996-11-05 | Eito Kogyo Kk | 締付工具 |
| WO2025134776A1 (ja) * | 2023-12-21 | 2025-06-26 | 愛知製鋼株式会社 | 磁気センサ装置 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08287608A (ja) * | 1995-04-18 | 1996-11-01 | Fujitsu Ltd | 情報再生装置及び最尤等化検出方法 |
| JP3773209B2 (ja) * | 1995-11-30 | 2006-05-10 | マイクロン・テクノロジー・インコーポレーテッド | 高速データ・サンプリング・システム |
| KR100223757B1 (ko) * | 1997-05-08 | 1999-10-15 | 김영환 | 고속 디지탈 통신용 시분할 등화기 |
| US6542561B1 (en) * | 1998-01-21 | 2003-04-01 | Sony Corporation | Information receiving device and method |
| JP2000306336A (ja) * | 1999-04-19 | 2000-11-02 | Sony Corp | 波形等化装置、波形等化装置の最適化方法、及びデータ再生装置 |
| US6580768B1 (en) | 1999-11-09 | 2003-06-17 | International Business Machines Corporation | Adaptive maximum likelihood detection |
| KR100559730B1 (ko) * | 2003-09-22 | 2006-03-15 | 삼성전자주식회사 | 기록 시스템을 위한 데이터 부호화/복호화 방법 및 장치 |
| KR100787214B1 (ko) * | 2005-08-25 | 2007-12-21 | 삼성전자주식회사 | 아날로그 비터비 디코더 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5414732A (en) * | 1993-05-17 | 1995-05-09 | Loral Aerospace Corp. | Adaptive equalizer and method for operation at high symbol rates |
-
1993
- 1993-06-29 JP JP15887393A patent/JP3298240B2/ja not_active Expired - Fee Related
-
1994
- 1994-06-29 US US08/267,496 patent/US5579340A/en not_active Expired - Lifetime
- 1994-06-29 KR KR1019940015174A patent/KR0138888B1/ko not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08290367A (ja) * | 1995-04-18 | 1996-11-05 | Eito Kogyo Kk | 締付工具 |
| WO2025134776A1 (ja) * | 2023-12-21 | 2025-06-26 | 愛知製鋼株式会社 | 磁気センサ装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5579340A (en) | 1996-11-26 |
| JP3298240B2 (ja) | 2002-07-02 |
| KR950001718A (ko) | 1995-01-03 |
| KR0138888B1 (ko) | 1998-06-01 |
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Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20011106 |
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