JPS6384148A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、高エネルギーイオンの入射等による誤動作を
防止した半導体集積回路装置に関するものである。

〔従来の技術〕

宇宙空間や原子力施設等で使用される半導体集積回路に
おいては、高エネルギーイオンの入射によって誤動作す
ることがある。

上記の誤動作を防止するための技術として、従来は■回
路節点の容量を増す、■論理振幅を大きくする、等の方
法が用いられていた。以下、詳細に説明する。

第３図は、代表的なＣＭＯＳインバータ回路の一例図で
ある。

第３図において、１は入力端子、２は出力端子、３は着
目節点、４は電源端子、Ｔ工〜Ｔ、はトランジスタであ
る。

第３図の回路においては、入力端子１に電源電圧または
アース電位の信号が印加されたとき、その入力電圧に応
じてトランジスタ子工またはＴ２のいずれか一方のみが
導通する。そのため着目節点３の電位は、入力信号とは
逆の電位となり、したがって着目節点と入力信号とは逆
の論理値となる。

この着目節点３の電位は、Ｔ３とＴ４からなる次段のイ
ンバータの入力となる。

上記のごとき回路に高エネルギーイオンが入射すると、
−時的に電離領域が発生して節点電位を変化させ、最悪
の場合には、アース電位にある節点電位を電源電位に、
あるいはその逆に変化させることか有り得る。

第３図の回路において上記の現象が発生すると、入力信
号が変化しないにも拘らず着目節点３の電位が変化し、
そのため出力端子２には一時的に変化する信号が現われ
てしまう。

上記のごとき着目節点の電位変化量Ｖは、節点容量Ｃと
入射電荷量Ｑとを用いて下記（１）式で表すことが出来
る。

ｖ＝Ｑ／Ｃ・・・・・・（１） また、出力端子の電位が変化するのは、上記Ｖがおよそ
電源電圧Ｖの１／２以上になった場合である。したがっ
て出力が反転しない条件は下記（２）式で表すことが出
来る。

２Ｑ／ＣＶ＜１　・・−・−（２） 上記（２）式から判るように、放射線耐量を向上させる
ためには、電源電圧Ｖ及び節点容量Ｃを大きくすること
が必要となる。

〔発明が解決しようとする問題点〕

上記のごとく、半導体集積回路の放射線耐量を向上させ
るためには、電源電圧Ｖ及び節点容量Ｃを大きくする必
要があり、そのため従来の装置においては、電源電圧を
高くしたり、あるいは意図的に節点に容量を付加する等
の手段が用いられていた。

しかし、電源電圧を高く設定すると電力消費が増加する
という問題が生じ、また容量を付加すると素子寸法が増
加して高集積化が困難になるという問題があった。

本発明は、上記のごとき従来技術の問題を解決するため
になされたものであり、高エネルギーイオンの入射等に
よる誤動作を有効に防止することが出来、かつ、低消費
電力で高集積化が可能な半導体集積回路装置を提供する
ことを目的とするものである。

〔問題を解決するための手段〕

上記の目的を達成するため、本発明においては、ＣＭＯ
Ｓインバータ回路を二重化し、入力を共通にすると共に
、両インバータ回路の各出力節点から抵抗を介して共通
の出力節点に接続するように構成している。

すなわち、ｐチャネルＭＯＳトランジスタとｎチャネル
ＭＯＳトランジスタとがそのゲート電極を共通にして入
力点に接続され、また一方のＭＯＳトランジスタのソー
ス電極が第１の電源に接続され、他方のＭＯＳトランジ
スタのソース電極が第２の電源（アース電位を含む）に
接続され、また両方のＭＯＳトランジスタのドレイン電
極が共通に接続されて出力節点となるＣＭＯＳインバー
タ回路を２個並列にし、それら二つのインバータ回路の
入力を共通にすると共に１両インバータ回路の各出力節
点から抵抗を介して共通の出力節点に接続するように構
成したものである。

上記のように構成することにより、一方のＣＭＯＳイン
バータ回路に高エネルギーイオンが入射してその出力節
点の電位が変化しても、他方のＣＭ　ＯＳインバータ回
路の出力節点の電位は変化しないから、両者に共通の出
力節点の電位は、電源電圧の１７２以上変化することは
なく、シたがって次段の回路が誤動作するおそれはなく
なる。

本発明の回路においては、ＣＭ　ＯＳインバータ回路を
二重化するため回路規模は多少増加するが、従来のごと
く容量を付加するのに比較すれば大幅に高集積化が可能
となり、また、電源電圧を上昇させる必要もないので、
消費電力を節約することが出来る。

〔実施例〕

第１図は、本発明の第１の実施例図であり、ＣＭＯＳイ
ンバータ回路を示す。

第１図において、１は入力端子、２は出力端子、３は着
目節点、４は電源端子、６〜９は各インバータの出力節
点、１０〜１３は抵抗、Ｔ１〜Ｔ８はトランジスタであ
る。

第１図の回路においては、トランジスタ子工とＴ２とで
構成されたインバータと、トランジスタＴ５とＴ６とで
構成されたインバータとが並列に接続されている。すな
わち両インバータの入力点は共に入力端子１に接続され
、また、両インバータの各出力節点６及び７は、それぞ
れ抵抗１０．１１を介して共通の出力節点すなわち着目
節点３に接続されている。

また、次段の回路においても、上記と同様に、トランジ
スタＴ３とＴ４とで構成されたインバータと、トランジ
スタＴ７とＴｓとで構成されたインバータとが並列に接
続され、両インバータの入力点は共に前段の出力節点す
なわち着目節点３に接続され、また１両インバータの各
出力節点８及び９は、それぞれ抵抗１２．１３を介して
共通の出力端子２に接続されている。

したがって１着目節点３の電位は、トランジスタＴ１と
Ｔ２とからなるインバータの出力電位と、トランジスタ
Ｔ、とＴｓとからなるインバータの出力電位との中点電
位となる。

この回路が正常なインバータとして動作している場合に
は、上記の両インバータの出力電位は等しく、従来のト
ランジスタ２個のインバータと同様の動作を行なう。

次に、高エネルギーイオン等の外乱が一方のインバータ
に与えられた場合、そのインバータの出力が正常な論理
レベルの全く逆になったとしても、他方のインバータの
論理レベルは正常であるため。

着目節点３の電位は、電源電圧の１／２以上変化するこ
とはない。

また、着目節点は、わずかに静電容量を持っているため
、着目節点の電位は、外乱の入射時点から上記静電容量
と抵抗１０または１１とによって定まる所定の時定数で
次第に最終電圧まで変化するのであり、即座に最終電圧
まで達するのではない。したがって上記の時定数による
遅延時間内に外乱が消滅すれば、着目節点の電位は電源
電圧の１／２まで達することはない。なお、高エネルギ
ーイオン等の外乱の入射継続時間は、一般に極めて短時
間である。

上記のように第１図の回路においては、高エネルギーイ
オン等の外乱が入射しても１着目節点３の電位が電源電
圧の１７２以上になることはなく、外乱が消滅すれば着
目節点３の電位は正常に復帰する。したがって外乱が入
射しても次段に誤信号が伝達されることはない。

次に、第２図は本発明の第２の実施例図であり、ＣＭＯ
Ｓインバータを用いたメモリセル回路を示す。

第２図において、４は電源端′子、６〜９は各インバー
タの出力節点、１０〜１３、は抵抗、１４．１５はデー
タ信号線、１６．１７はメモリセル選択用ゲート信号線
、Ｔ工〜Ｔ□２はトランジスタである。

第２図の回路は、第１図に示したインバータを二段用い
、各出力端子を他方の入力端子に接続したフリップフロ
ップ回路となっている。また、各出力端子は、外部から
のデータの書き込み、読み出しが可能なように、ゲート
用トランジスタＴ。

〜Ｔ１□を介してデータ信号線に接続されている。

上記の回路において、データを書き込む場合には、デー
タ信号線に所定の電位を与えた後、ゲート信号線をパゲ
ート開″にする。またデータを読み出す場合には、デー
タ信号線を高インピーダンスアンプに接続した後、ゲー
ト信号線を″ゲート開″にする。なお、゛′ゲート閉″
のときは記憶保持状態となる。

上記のいずれの動作状態においても、前記第１図と同様
に、外乱の入射による論理の反転は生じることがなく、
誤動作するおそれはない。

〔発明の効果〕

以上説明したごとく、本発明によれば、ＣＭＯ８形論理
回路の回路節点に高エネルギーイオン入射等の外乱が生
じても、論理の誤動作を発生することがないので、宇宙
空間用や原子力施設等での使用に耐える半導体集積回路
を実現することが可能となる。また１回路規模は従来回
路の２倍程度となるが、大面積を要する静電容量を付加
する必要がないので、高集積化が可能であり、また、電
源電圧を上昇させる必要もないので、低消ｌ！電力であ
る１等の多くの優れた効果が得られる。

【図面の簡単な説明】

第１図及び第２図はそれぞれ本発明の実施例図、第３図
は従来装置の一例図である。 く符号の説明〉 １・・・入力端子 ２・・・出力端子 ３・・・着目節点 ４・・・電源端子、 ６〜９・・・各インバータの出力節点 １０〜１３・・・抵抗 １４．１５・・・データ信号線 １６．１７・・・メモリセル選択用ゲート信号線Ｔ１〜
Ｔ工２・・・トランジスタ 特許出願人　日本電信電話株式会社 代理人弁理士　中　村　純　之　助 ｆ１　図 １−ｍ−入力端）　　　　　６〜９−−−イ〉ハ゛−タ
クム刀笥り莫２−−−　卸−Ｉｔ？Ｆｎ”ｒ　　　１０
〜１３−ｔ６Ｊ’ｌ’Ｌ３−一一鴫口絹λ笑　　　　　
　Ｔ１〜Ｔ９−一一トラシジ゛ヌＺ４−−−４を源端多 矛２図 １’３　図

Claims (1)

【特許請求の範囲】
1. 　第１の導電形のチャネルを生じる第１の電界効果トラ
   ンジスタと、第２の導電形のチャネルを生じる第２の電
   界効果トランジスタとを有し、上記第１の電界効果トラ
   ンジスタのソース電極が第１の電源に接続され、上記第
   ２の電界効果トランジスタのソース電極が第２の電源に
   接続され、上記第１と第２の電界効果トランジスタのゲ
   ート電極が共通に接続されて入力点となり、上記第１と
   第２の電界効果トランジスタのドレイン電極が共通に接
   続されて第１の出力節点となる相補形論理集積回路を含
   む半導体集積回路装置において、ゲート電極とソース電
   極とがそれぞれ上記第１の電界効果トランジスタのゲー
   ト電極及びソース電極に共通に接続された第１の導電形
   のチャネルを生じる第３の電界効果トランジスタと、ゲ
   ート電極とソース電極とがそれぞれ上記第２の電界効果
   トランジスタのゲート電極及びソース電極に共通に接続
   された第２の導電形のチャネルを生じる第４の電界効果
   トランジスタとを上記相補形論理集積回路に付加し、か
   つ、上記第３と第４の電界効果トランジスタのドレイン
   電極を共通に接続して第２の出力節点とし、上記第１の
   出力節点から第１の抵抗を介し、上記第２の出力節点か
   ら第２の抵抗を介して両者を接続した点を共通の出力節
   点とした相補形論理集積回路を含むことを特徴とする半
   導体集積回路装置。