JPS6384165A - 半導体メモリセル - Google Patents
半導体メモリセルInfo
- Publication number
- JPS6384165A JPS6384165A JP61228208A JP22820886A JPS6384165A JP S6384165 A JPS6384165 A JP S6384165A JP 61228208 A JP61228208 A JP 61228208A JP 22820886 A JP22820886 A JP 22820886A JP S6384165 A JPS6384165 A JP S6384165A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- groove
- dram
- semiconductor
- cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明はＥＦＲＯＭの特徴とキャパシタ構造のＤＲＡ
Ｍの特徴を併せ持つ半導体メモリセルの構造に関する。
Ｍの特徴を併せ持つ半導体メモリセルの構造に関する。
（従来の技術）
紫外線消去型プログラマブル半導体記憶装置（以下ＥＦ
ＲＯＭと略称する）は、ターンアラウンドタイムが短い
ということや、プログラムデータの保守が容易であるこ
と、再プログラムができることなどのメリットから、マ
スクＲＯＭと比較して、少量あるいは、短期納期、機密
保持の必要とする分野を中心として、その需要が増大し
ている。しかしながら、キャパシタ構造のＤＲＡＭ（Ｄ
ｙｎａｓ＋ｌｃ Ｒａｎｄｏａ＋ Ａｃｃｅｓｓ Ｍｅ
ｍｏｒｙ）に比較して、構造的に高集積・高密度化には
不向きなうえ、読みだし時間も長いという欠点があった
。一方、ＤＲＡＭは高集積化・高密度化は可能なものの
、その揮発性という特質から電源なしで情報を記憶しと
どめておく車力５困難である。そこで、種々の処理を行
う場合には、ＤＲＡＭのような高集積なメモリを用い、
処理結果だけをＥＰＲＯＭに格納するような方式が試み
られている。またそのほかの方法としては、消費電力の
少ないＣＭＯ５・Ｓ ＲＡＭ （Ｓｔａｔｌｃ ＲＡ
Ｍ）を用い、電池ニヨリ情報を記憶しつづけて置くとい
う方法がある。
ＲＯＭと略称する）は、ターンアラウンドタイムが短い
ということや、プログラムデータの保守が容易であるこ
と、再プログラムができることなどのメリットから、マ
スクＲＯＭと比較して、少量あるいは、短期納期、機密
保持の必要とする分野を中心として、その需要が増大し
ている。しかしながら、キャパシタ構造のＤＲＡＭ（Ｄ
ｙｎａｓ＋ｌｃ Ｒａｎｄｏａ＋ Ａｃｃｅｓｓ Ｍｅ
ｍｏｒｙ）に比較して、構造的に高集積・高密度化には
不向きなうえ、読みだし時間も長いという欠点があった
。一方、ＤＲＡＭは高集積化・高密度化は可能なものの
、その揮発性という特質から電源なしで情報を記憶しと
どめておく車力５困難である。そこで、種々の処理を行
う場合には、ＤＲＡＭのような高集積なメモリを用い、
処理結果だけをＥＰＲＯＭに格納するような方式が試み
られている。またそのほかの方法としては、消費電力の
少ないＣＭＯ５・Ｓ ＲＡＭ （Ｓｔａｔｌｃ ＲＡ
Ｍ）を用い、電池ニヨリ情報を記憶しつづけて置くとい
う方法がある。
ＥＰＲＯＭとＤ ＲＡ Ｍを内蔵させた例を第５図に示
す。この図からも解るように、ＥＰＲＯＭとＤＲＡＭを
内蔵させるため、チップサイズの増大は避けられず、ひ
ていはＬＳＩのコストの上昇をまねく。一方、０ＭＯ５
−ＳＲＡＭによる方法では、電池を内蔵するためコスト
の上昇が避けられない。
す。この図からも解るように、ＥＰＲＯＭとＤＲＡＭを
内蔵させるため、チップサイズの増大は避けられず、ひ
ていはＬＳＩのコストの上昇をまねく。一方、０ＭＯ５
−ＳＲＡＭによる方法では、電池を内蔵するためコスト
の上昇が避けられない。
このため、高集積で電池を内蔵せずに情報の蓄積できる
メモリセルが望まれている。
メモリセルが望まれている。
（発明が解決しようとする問題点）
本発明はセル構造を工夫する事により、１つのフローテ
ィングゲートを覆うようにコントロールゲートを配置し
たＥＦＲＯＭセルを実現するとともに、ＥＦＲＯＭとし
て使用しない場合には、このセルを上記フローティング
ゲートをトランスファーゲートとして用い、上記コント
ロールゲートをキャパシタの一方の電極として用いる事
により、ＤＲＡＭセルにも使用できるようにして、高集
積で選択の自由度の高い半導体メモリを提供する事にあ
る。
ィングゲートを覆うようにコントロールゲートを配置し
たＥＦＲＯＭセルを実現するとともに、ＥＦＲＯＭとし
て使用しない場合には、このセルを上記フローティング
ゲートをトランスファーゲートとして用い、上記コント
ロールゲートをキャパシタの一方の電極として用いる事
により、ＤＲＡＭセルにも使用できるようにして、高集
積で選択の自由度の高い半導体メモリを提供する事にあ
る。
［発明の構成］
（問題点を解決するための手段）
本発明は上記の点に鑑みてなされたもので、半導体基板
に溝を掘り、溝の凹部の下部分と隣接した半導体表面に
拡散層を実現し、溝の凹部の片側にゲートを具備し、絶
縁膜を介して、上記ゲートおよび溝の凹部を覆うように
ゲートを配置することにより、ＥＰＲＯＭまたはＤＲＡ
Ｍの動作が可能なセルを提供することにある。
に溝を掘り、溝の凹部の下部分と隣接した半導体表面に
拡散層を実現し、溝の凹部の片側にゲートを具備し、絶
縁膜を介して、上記ゲートおよび溝の凹部を覆うように
ゲートを配置することにより、ＥＰＲＯＭまたはＤＲＡ
Ｍの動作が可能なセルを提供することにある。
（作 用）
上記セルを用いる事により、ＥＰＲＯＭとＤＲＡＭの動
作が可能となり、従来と比較して、高集積化が可能で、
かつ、ＥＦＲＯＭとして使用するか、ＤＲＡＭとして使
用するかの選択の自由度を高めた半導体メモリが実現で
きる。
作が可能となり、従来と比較して、高集積化が可能で、
かつ、ＥＦＲＯＭとして使用するか、ＤＲＡＭとして使
用するかの選択の自由度を高めた半導体メモリが実現で
きる。
第１図に、この発明にかかるメモリセルの一実施例を示
す。半導体基板（１）に溝を掘られ、溝の凹部の下部分
に拡散層（２）が実現されている。溝の凹部の片側には
ゲート（３）が形成されている。
す。半導体基板（１）に溝を掘られ、溝の凹部の下部分
に拡散層（２）が実現されている。溝の凹部の片側には
ゲート（３）が形成されている。
更に、溝の凹部に隣接した半導体表面およびゲートと反
対側の半導体側壁表面には拡散層（４） （５）が形成
されている。さらには、絶縁膜を介して、ゲートと凹部
を覆うようにゲート（６）が作成されている。
対側の半導体側壁表面には拡散層（４） （５）が形成
されている。さらには、絶縁膜を介して、ゲートと凹部
を覆うようにゲート（６）が作成されている。
この構造において、ゲート（３）をフローティングゲー
トとし、ゲート（６）をコントロールゲートとする事に
より、ＥＦＲＯＭセルが実現できる。
トとし、ゲート（６）をコントロールゲートとする事に
より、ＥＦＲＯＭセルが実現できる。
第２図にその様子を示す。この場合のＥ Ｐ ＲＯＭセ
ルとしての動作は次の通りである。
ルとしての動作は次の通りである。
１） プログラムは次の手順による。
コントロールゲート（６）に高電圧（例えば１２Ｖ’）
を加え、同時にトレイン（４）にも高電圧（例えば１２
Ｖ）を加えて、チャネルのドレイン近傍で発生する、ホ
ットエレクトロンをフローティングゲート（３）に注入
する事により、コントロールゲート（６）から見た、し
きい電圧の高い状態（″０゛状態）にする。
を加え、同時にトレイン（４）にも高電圧（例えば１２
Ｖ）を加えて、チャネルのドレイン近傍で発生する、ホ
ットエレクトロンをフローティングゲート（３）に注入
する事により、コントロールゲート（６）から見た、し
きい電圧の高い状態（″０゛状態）にする。
２）読みだし方法
コントロールゲート（６）に電圧を加えて、メモリセル
を選択し、ドレイン（４）には、ホットエレクトロンを
発生させないように十分低い電圧を印加して、メモリト
ランジスタのしきい電圧の差に応じて、１１０”のデー
タを読みとる。
を選択し、ドレイン（４）には、ホットエレクトロンを
発生させないように十分低い電圧を印加して、メモリト
ランジスタのしきい電圧の差に応じて、１１０”のデー
タを読みとる。
３）消去方法
通常のＥＦＲＯＭの消去方法と同様に紫外線を照射する
事により、フローティングゲート中の電子を放出させ、
しきい電圧の低い“１′状態にする。
事により、フローティングゲート中の電子を放出させ、
しきい電圧の低い“１′状態にする。
一方、ゲート（３）をトランスミッションゲートとして
用い、ゲート（６）と拡散層（２）（５）との間の容量
をキャパシタ（Ｃ）として用いる事により、ＤＲＡＭセ
ルが実現できる。その様子を第３図に示す。
用い、ゲート（６）と拡散層（２）（５）との間の容量
をキャパシタ（Ｃ）として用いる事により、ＤＲＡＭセ
ルが実現できる。その様子を第３図に示す。
このように１つのセル構造でＥＰＲＯＭもＤＲＡＭも実
現できるため、高集積化が可能であると共に、ＥＦＲＯ
ＭとしてもちいるかＤＲＡＭとして用いるか、といった
ような選択の自由度も拡がる。また、種々の処理の際に
はセルのすべてをＤＲＡＭとして用い、処理の終了後な
どに、用いていないセル領域をＥＰＲＯＭとして用いる
ことにより、ＤＲＡＭに存在している情報（処理結果な
ど）記憶することも可能となる。
現できるため、高集積化が可能であると共に、ＥＦＲＯ
ＭとしてもちいるかＤＲＡＭとして用いるか、といった
ような選択の自由度も拡がる。また、種々の処理の際に
はセルのすべてをＤＲＡＭとして用い、処理の終了後な
どに、用いていないセル領域をＥＰＲＯＭとして用いる
ことにより、ＤＲＡＭに存在している情報（処理結果な
ど）記憶することも可能となる。
第４図はその他の実施例を示すものであり、この場合、
図１の場合と比べて、溝の凹部の側部には拡散層が形成
されていない。
図１の場合と比べて、溝の凹部の側部には拡散層が形成
されていない。
［発明の効果］
本発明を用いる事により、１つのセル構造でＥＦＲＯＭ
もＤＲＡＭも実現できるため、高集積化が可能であると
共に、ＥＦ’ＲＯＭとしてもちいるかＤＲＭＡとして用
いるか、といったような選択の自由度も拡がる。また、
種々の処理の際にはセルのすべてをＤＲＡＭとして用い
、処理の終了後などに用いていないセル領域をＥＦＲＯ
Ｍとして用いることにより、ＤＲＡＭに存在している情
報（処理結果など）記憶することも可能となる。
もＤＲＡＭも実現できるため、高集積化が可能であると
共に、ＥＦ’ＲＯＭとしてもちいるかＤＲＭＡとして用
いるか、といったような選択の自由度も拡がる。また、
種々の処理の際にはセルのすべてをＤＲＡＭとして用い
、処理の終了後などに用いていないセル領域をＥＦＲＯ
Ｍとして用いることにより、ＤＲＡＭに存在している情
報（処理結果など）記憶することも可能となる。
第１図は本発明による一実施例を示す図、第２図は本発
明により実現したＥＦＲＯＭセルを示す図、第３図は本
発明により実現したＤＲＡＭセルの模式図、第４図は本
発明による半導体記憶セルの他の実施例を示す図、第５
図は従来のＥＦＲＯＭとＤＲＡＭの混在したＲＡＭ （
ＮＶＲＡＭ）を示す図である。
明により実現したＥＦＲＯＭセルを示す図、第３図は本
発明により実現したＤＲＡＭセルの模式図、第４図は本
発明による半導体記憶セルの他の実施例を示す図、第５
図は従来のＥＦＲＯＭとＤＲＡＭの混在したＲＡＭ （
ＮＶＲＡＭ）を示す図である。
Claims (2)
- （１）半導体基板に溝を掘り、溝の凹部の下部分と、凹
部に隣接した半導体表面に拡散層を実現し、溝の凹部の
片側に第１のゲートを具備し、絶縁膜を介して、上記ゲ
ート及び凹部を覆うように第２のゲートを配置すること
を特徴とする半導体メモリセル。 - （２）溝の凹部の半導体側部のうち、第１のゲートと反
対側にも拡散層が形成されている事を特徴とする、特許
請求の範囲第１項記載の半導体メモリセル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61228208A JPS6384165A (ja) | 1986-09-29 | 1986-09-29 | 半導体メモリセル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61228208A JPS6384165A (ja) | 1986-09-29 | 1986-09-29 | 半導体メモリセル |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6384165A true JPS6384165A (ja) | 1988-04-14 |
Family
ID=16872886
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61228208A Pending JPS6384165A (ja) | 1986-09-29 | 1986-09-29 | 半導体メモリセル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6384165A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5380672A (en) * | 1990-12-18 | 1995-01-10 | Sundisk Corporation | Dense vertical programmable read only memory cell structures and processes for making them |
| US5512505A (en) * | 1990-12-18 | 1996-04-30 | Sandisk Corporation | Method of making dense vertical programmable read only memory cell structure |
-
1986
- 1986-09-29 JP JP61228208A patent/JPS6384165A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5380672A (en) * | 1990-12-18 | 1995-01-10 | Sundisk Corporation | Dense vertical programmable read only memory cell structures and processes for making them |
| US5512505A (en) * | 1990-12-18 | 1996-04-30 | Sandisk Corporation | Method of making dense vertical programmable read only memory cell structure |
| US5847425A (en) * | 1990-12-18 | 1998-12-08 | Sandisk Corporation | Dense vertical programmable read only memory cell structures and processes for making them |
| US5965913A (en) * | 1990-12-18 | 1999-10-12 | Sandisk Corporation | Dense vertical programmable read only memory cell structures and processes for making them |
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