JPS6384183U - - Google Patents

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JPS6384183U
JPS6384183U JP17944986U JP17944986U JPS6384183U JP S6384183 U JPS6384183 U JP S6384183U JP 17944986 U JP17944986 U JP 17944986U JP 17944986 U JP17944986 U JP 17944986U JP S6384183 U JPS6384183 U JP S6384183U
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JP
Japan
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double
double speed
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effective
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JP17944986U
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【図面の簡単な説明】
第１図はこの考案の一実施例による倍走査表示
装置のブロツク図、第２図はこの考案によりＮＴ
ＳＣ（インターレース）方式の信号を倍速変換し
たときの画面構成図、第３図は従来の倍速インタ
ーレース変換のブロツク図、第４図は従来の方式
によりＮＴＳＣ（インターレース方式の信号を倍
速ノンインターレース変換したときの画面構成図
、第５図は従来装置のタイミングチヤートである
。 図において、１ａ，１ｂは倍速変換用ライトメ
モリ、２，５はデイジタル遅延回路、３は加算回
路、４は１２倍回路、６はＤ／Ａ変換器、７はモ
ニター、８はライトメモリセレクタ、９はリード
メモリセレクタ、１１はフイールド切換セレクタ
である。 なお、図中、同一符号は同一、または相当部分
を示す。

Claims (1)

    【実用新案登録請求の範囲】
  1. 偶数及び奇数フイールドにおいて同一のドツト
    構成になつているフオント群と、倍速変換後に偶
    数フイールドにおいてのみ有効となる１２水平走
    査期間分のデータ遅延回路を備えたことを特徴と
    する倍走査表示装置。
JP17944986U 1986-11-20 1986-11-20 Pending JPS6384183U (ja)

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JP17944986U JPS6384183U (ja) 1986-11-20 1986-11-20

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JP17944986U JPS6384183U (ja) 1986-11-20 1986-11-20

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JPS6384183U true JPS6384183U (ja) 1988-06-02

Family

ID=31122521

Family Applications (1)

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JP17944986U Pending JPS6384183U (ja) 1986-11-20 1986-11-20

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JP (1) JPS6384183U (ja)

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