JPS6384209A - 逐次復号化方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、２値ディジタルデータ列を磁気記録または光
学的記録に適した信号系列に変換する符号化復号化方式
における逐次復号化回路に関する・（従来の技術） ２値ディジタルデータ列で表わされる情報を、磁気テー
プや磁気ディスク等の磁気記録媒体に記録しようとする
場合、上記２値ディジタルデータ列を磁気記録に適した
信号系列に変換することが行われる、このような信号系
列への変換に要求される条件としては、磁気記録媒体の
磁化反転間隔（記録波長）が短かくなると、前後の磁化
反転からの干渉を受けて、検出エラーが増大するので。

■最小磁化反転間隔が大きいことと、さら【■記録ビラ
トラ検出するための検出窓幅が大きいこと、また復調用
クロック信号の周期に比べて磁化反転間隔が大きいこと
が挙げられる。ところが、復調用クロック信号が再生信
号より作ることが難しくなるので、最大磁化反転間隔が
小さくしなければならない。この条件は、■■にそれぞ
れ相反するものであり、磁気記録媒体上のデータ記録密
度を最大にするように最適化されなければならない・Ｔ
、　Ｈｏｒｉｇｕｃｈｉ及びに、　Ｍｏｒｉｔａの論文
”Ａｎ　Ｏｐｔｉｍｉｙａ−ｔｉＯｎ　　ｏｆ　Ｍｏｄ
ｎｌａｔｉｏｎ　　Ｃｏｄｅｓ　　ｉｎ　　Ｄｉｇｉｔ
ｌＬｌ　　Ｒｅｃｏｒ−ｄｉｎｇ　’　ｓ　　工ＥＥＬ
！：　　Ｔｒａｎｓａｃｔｉｏｎｓ　　ｏｎ　　Ｍａｇ
ｎｅｔｉｃｓ、Ｖｏｌ、　ＭＡＧ−１２゜Ｎｏ、６．　
Ｎｏｖ、　１９７６　、　Ｐ、　７４０には２ビットの
拘束されないデータワードを３ビットの拘束されたコー
ドワードに変換することにより、コードワード列中の隣
接する°１°の間の最小の°０”の数ｄが１個で、隣接
する”ｌ”の間の最大の・Ｏ”の数ｋが７個であるコー
ドレート２／３の符号化復号化方式が開示しである。し
かし、上記論文に開示しである符号化復号化方式は、デ
ータワードが２ビット及び４ビットの可変長符号化復号
化方式で６９、変換を行うための装置が複雑になるとい
う欠点を有する。

特開昭５８−２１２２４８号公報には、上記可変長符号
化復号化方式における変換を逐次的に行うことの出来る
エンコード及びデコード装置が開示しである。上記特許
におけるエンコード装置、及びデコード装置において採
用されているコードレート２／３の符号化復号化方式の
変換表を表１に示す。

表　　１ 第１表において、データワードと記載された左欄は、デ
ータ列から区切ったデータビットの組を示し、コードワ
ードと記載された右欄は対応する変換されたコードビッ
トの組を示している。変換されたコードワード列は、コ
ードビットが°１１のところで記録信号を反転すること
により、磁気記録媒体上に磁化反転として記録されるり
表１においてコードワード中の小文字′Ｘ”は、前のコ
ードワードの最後のビットによって１１ｍ又は１０°と
なるビットを示しており、前のビットの補数を表わして
いる。このような符号化方式のデコード装置は、上記特
許に示されている第２図の如き回路で実現出来る０第２
図の復号化回路は、コードワード列の３ビット毎にデー
タ″？２ビット出力する逐次形の復号化回路であり、第
３図にクロック及び制御信号の波形とタイミングを示す
図である０コ一ドワード列は、クロックＢに同期して、
シリアル入力、パラレル出力のシフトレジスタ２０に入
力され、クロックＢによってシフトされる。

シフトレジスタ２０の４段のパラレル出力は、アンド回
路２１１〜２１３及びオア回路２１４，２１５からなる
論理回路２１によって符号変換され、クロックＡ及びロ
ード信号によって動作するパラレル入力のシフトレジス
タ２３に並列にロードされる０シフトレジスタ２３のロ
ード動作は、ロード信号がハイレベルの時にクロックＡ
信号の立上シで、論理回路２１の出カム１、Ｂ１、Ｏｌ
、Ｄｉを並列にロードすることにより行われる。ロード
信号がローレベルの時には、シフトレジスタ２３はシフ
ト動作を行う。論理回路２１は表１で表わされる符号変
換を、コードワードからデータワードをデコードするた
めの論理演算を行うもので、コードビット３ビット毎に
逐次的にデータ２ビットに変換すると共に、逐次的にデ
コードするためのワード長を表わす符号Ｃ１と、６ビ、
ト長コードワードの場合の第２番目のコードピラトラ保
存するための符号Ｄ１ヶ出力するＯすなわち、データワ
ード長が４ビット、つまりコードワード長が６ビットの
時の先頭の３ビットのコ表２ 一ドビットを２ビットのデータに変換する時にのみＣ１
＝１とすると、データビットで２ビット前の０１−１を
使って表１は表２の如く蓄けるので、Ｃ１−１とデータ
ビットで２ビット前のＤｌ−１及びコードビットＸ、　
Ｙ、　Ｚ、　Ｗとを使って、データビットＡ１及びＢ１
と、ワード長を表わす符号Ｃ１，保存すべきコードビッ
トＤ１ヲ次のように演算する□Ｃニー１及びＤｉ−１は
データビットで２ビット前の符号を示しており、ロード
信号がハイレベルで、クロックＡの立上りの時にはＣ１
−１はシフトレジスタ２３のＢ段に、Ｄｉ−１はシフト
レジスタ２３の０段に格納されている・従って、論理回
路２１は論理演算式（１）を実現するための回路で、ア
ンド回路２１１〜２１３とオア回路２１４．２１５　’
に第２図の論理回路２１のように接続することにより（
１）の演算が実行されるＯしかしながら１表１の符号化
復号化方式のデコード装置を実現する第２図の従来の復
号化回路では。

ワード長金表わす符号等を演算し、格納するレジスタが
余分に必要となり１回路規模が極めて大きく（ａ）複雑
であるという欠点があった〇（発明が解決しようとする
問題点） 上述した如く、表１に示す符号化復号化方式を用い、こ
の方式を回路として実現しようとすると。

構成が大きく、かつ複雑になるという欠点があった０つ
まり、上記表１に示すような符号変換は。

装置を実現する上で適したものであるとは言えなかった
。そこで、この発明は、このような事情を考慮してなさ
れたもので、その目的とするところは、上記可変長符号
化復号化方式におけるデコード装置に使用することの出
来る１回路規模の小さい逐次復号化回路を提供すること
にある。

〔発明の構成〕

（問題点を解決するための手段） この発明は、２値データ列を４種類の２ビット長で一タ
ワード（０，０”）　（０，１）　（１，０）　（１，
１）から選択された（０．０）または（１，１）のデー
タワードを除いた３種類の２ビット長データワードと選
択から除かれた２ピツト長データ（０，０）または（１
，１）を上位ビットとする４種類の４ビット長データに
区切り、３種類の２ビット長データワードを３種類の３
ビット長コードワードに。

データワードの第１及び第２ピツトがそれぞ几コードワ
ードの第２及び８ｇ３ビットと同じか、または補数とな
るように対応させると共に、４種類の１ビット長データ
ワードを４種類の６ビット長データワードに、データワ
ードの第３及び第４ビットが、それぞｎコードワードの
第２及び第６ビットと同じか、または補数となるように
対応させて２値データ列をコードワード列に変換する可
変長逐次復号化回路であって、コードワード列が入力さ
れる入力手段と、この入力手段から入力されるコードワ
ード列から６ビット長コードワードが検出された場合に
、６ビット長コードワードの第５ビ、トラ、この６ビッ
ト長コードワードの第２ビットと置き換える符号修正手
段と、入力手段から入力さｎるコードワード列の３ビッ
トのコードビット毎に、逐次的にデータワードとコード
ワードとの対応関係に従って、３ビットのコードビット
ｔ−２ビットのデータビットに変換する変換回路手段と
、この変換回路手段からの２ビットのデータビット入力
し、コードワード列を２値データ列にして出力する出力
手段とを具えたことを特徴とする逐次復号化回路である
０ （作用） 本発明は、２値データ列ｔ−４種類のデータワードから
選択された（０．０）または（１，１）のデータワード
を除いた３種類の２ビット長データワードと選択から除
かれた２ビット長データを上位ビットとする４種類の４
ビット長データワードに区切り、３種類の２ピツト長デ
ータワードの第１及び第２ビットがそルぞれ３ビット長
コードワードの第２及び第３ビットと同じか、または補
数と表るように対応させる０さらに、４種類の４ビット
長データワードの第３及び第４ビットが１．それぞれ６
ビット長コードワードの第２及び第６ピツトと同じか、
または補数となるように対応させる可変長符号化復号化
方式に使用するコードワード列をデータ列に変換する復
号化回路である０そして。

入力されるコードワードが６ビット長コードワードであ
ると検出された場合には、６ビット長コードワードの第
５ビットｔ−６ビット長コードワードの第２ビットと置
き換えることによシ、ワード長を表わす符号等を格納す
るレジスタを不用にでき、回路規模を小さくできるＯ Ｃ実施例） 以下、図面を参照して本発明の一実施例につき説明する
０ 表　　３ 第１図は、本発明による復号化回路の一実施例であり、
基本的にはＤフリップフロップ１０．シフトレジスタ１
１．オア回路１２．１３．１４アンド回路１５゜１６パ
ラレル入力シフトレジスタ１７で構成される０表３は、
復号化回路によってデコードされるコードワードとデー
タワードとの対応関係を示した変換表であり、６ビット
長コードワードをデコードする場合には、まず前半の３
ビットのコードビットを２ビットのデータビットに変換
すると共に。

自己内でコードワードの第、５ビットを第２ビットで置
き換えた修正コードワードを作った後、後半の３ビット
のコードビットを２ビットのデータビットに変換するこ
とを表わしている〇 第１図の復号化回路は、コードワード列の３ビット毎に
データ全２ビット出力する逐次形の復号化回路であり、
第２図の従来例と同様に、第３図に示す制御信号及びク
ロック信号波形とタイミング関係で動作する。コードワ
ード列は、クロックＢに同期してＤ７リツプ７０ツブ１
０にクロックＢと共知入力され、そのＱ、出力はオア回
路１２ヲ介して、クロックＢで動作するシリアル入力、
パラレル出力のシフトレジスタ１１に加えられる。Ｄ７
リツプフロツプ１０の出力と、シフトレジスタ１１の３
段のパラレル出力とは、オア回路１３．１４及びアンド
回路１５によってデータビットが論理演算され、クロッ
クＡ及びロード信号によって動作するパラレル入力のシ
フトレジスタ１７にロードされると共に。

コードワードのワード長か６ビットの場合には。

四−ド信号がハイレベル時に、Ｄ７リツプ７０゜フ１０
の出力とシフトレジスタ１１のパラレル出力とから特定
のパターンが検出され、アンド回路１６とオア回路１２
とによって、シフトレジスタ１１のＸ段に格納されてい
る６ビット長コードワードのＷＸ２ビットが、シフトレ
ジスタ１１のＷ段に格納されている６ビット長コードワ
ードの第５ビ。

トに代ってシフトレジスタ１１の２段に入力される。

シフトレジスタ１７のロード動作はロード信号がハイレ
ベルの時にクロックＡの立上りで、論理演算されたデー
タビット全並列にロードすることにより行われる。ロー
ド信号がローレベルの時には、シフトレジスタ１７はシ
フト動作を行う。従って。

本実施例による符号変換は、３ピツト長コードワード及
び６ビ、ト長コードワードの前半の３ビットに対しては
修正される前のコードワードの３ビットのコードビット
を２ビットのデータビットに変換し、６ビット長コード
ワードの後半の３ビットに対してＨ，Ｄフリップフロッ
プ１０とシフトレジスタ１１に格納さｎているコードビ
ットが特定のパターンであることを検出し、６ビットコ
ードワードの第５ピツト全修正して、この修正コードワ
ードの後半の３ビットのコードビットを２ビットのデー
タビットに変換するようにした逐次的な復号化回路であ
る０表３から、データビットのＡｊ。

Ｂｊと、コードワードを修正する之めのシフトレジスタ
１１の入力Ｚｊｉ、ロード信号をＬとして１次のように
演筑される。

従って、（２）式を実行する論理演算は、Ｄフリップフ
ロップ１０のＡ出力とシフトレジスタ１１のＹ段及び２
段の可出力をアンド回路１５に入力し、アンド回路１５
の出力とシフトレジスタ１１のＸ段のＱ、出力とをオア
回路１３に入力して、オア回路１３の出力ｋＡｊとし、
アンド回路１５の出力とシフトレジスタ１１のＹ段のＱ
出力とをオア回路１４に入力して、オア回路１４の出力
ｔＢｊとすることにより。

シフトレジスタ１７に並列にロードすると共に、シフト
レジスタ１１のＸ段のＱ出力、Ｙ段の可出力及び２段の
可出力とロード信号とをアンド回路１６に入力し、アン
ド回路１６の出力と７リツプ７０ツブのＱ出力とをオア
回路１２に入力し、オア回路１２の出力をシフトレジス
タ１１の入力に加えるＺｊとすることにより行うことが
出来る。

すなわち、第１図の復号化回路は６ビット長コードワー
ドを修正してデコードすることにより。

従来の復号化回路に比べ、シフトレジスタの段数を少く
することが出来る。

以上説明したように１本実施例による復号化回路は、表
３に示す修正コードワードを使ってコードワード列から
３ビットのコードビット毎に２ビットのデータピラトラ
逐次的に復号することにより、ワード長を表わす符号等
を格納するレジスタを不用に出来るので、復号化回路の
構成の簡単化を図り得る・故に、その実用的利点は絶大
である。

尚１本発明は上記実施例に限定さｎるものではない。例
えばコードワード列の各ビットをその補数にして（コー
ドワード列を反転させて）から、符号変換ケ行っても良
いことは勿論である０この時には１ｌＸ１図の復号化回
路のＤフリップフロップ１０とシフトレジスタ１１から
アンド回路１５．１６．オア回路１２〜１４に接続され
ているＱ、出力と可出力を交換すると共に、アンド回路
１６’？ナンド回路に、オア回路１２をノア回路にすれ
ば良い◎また（２）式の論理演算を行うのにアンド回路
とオア回路の組会せで行ったが、ナンド回路やノア回路
の組会せでも良いことは勿論であり、ま友、表３におけ
るコードワードとデータワードの対応も、データビット
をその補数に変換したものと対応させる場合には。

８ｇ１図の復号化回路の出力を反転させれば良い。

要するに、本発明はその要旨を逸脱しない範囲で種々変
形して実施することが出来る◎ 〔発明の効果〕 本発明によれば、復号化回路のワード長を表わす符号等
を格納するレジスタ全省略出来１回路としての規模が小
さくなり、集積化する場のゲート数も少なく出来るので
、極めて実用性の高いものとなる。

【図面の簡単な説明】

Ｋ１図は１本発明の一実施例である復号化回路、第２図
は従来の復号化回路、第３図は従来の復号化回路及び本
発明の一実施例である復号化回路に使用するクロックと
制御信号の波形及びタイミングの概略図である０ １０・・・Ｄフリップフロップ、１１．２０・・・シリ
アル入力パラレル出力シフトレジスタ、１２．１３．１
４．２１４．２１５・・・オア回路、１５．１６．２１
１．２１２．２１３・・・アンド回路。

Claims (1)

1. 【特許請求の範囲】 ２値データ列を４種類の２ビット長データワードから選
   択された。（０、０）または（１、１）のデータワード
   を除いた３種類の２ビット長データワードと、 前記選択から除かれた２ビット長データを上位ビットす
   る４種類の４ビット長データに区切り、前記３種類の２
   ビット長データワードを３種類の３ビット長コードフー
   ドに、データワードの第１及び第２ビットがそれぞれコ
   ードワードの第２及び第３ビットと同じか、または補数
   となるように対応させると共に、 前記４種類の４ビット長データワードを４種類の６ビッ
   ト長データワードに、データワードの第３及び第４ビッ
   トがそれぞれコードワードの第２及び第６ビットと同じ
   か、または補数となるように対応させて、前記２値デー
   タ列をコードワード列に変換する可変長逐次復号化回路
   であって、前記コードワード列が入力される入力手段と
   、この入力手段から入力される前記コードワード列から
   ６ビット長コードワードが検出された場合に、前記６ビ
   ット長コードワードの第５ビットをこの６ビット長コー
   ドワードの第２ビットと置き換える符号修正手段と、 前記入力手段から入力される前記コードワード列の３ビ
   ットのコードビット毎に、逐次的に前記データワードと
   コードワードとの対応関係に従って、３ビットのコード
   ビットを２ビットのデータビットに変換する変換回路手
   段と、 この変換回路手段からの２ビットのデータビットを入力
   し、前記コードワード列を前記２値データ列にして、出
   力する出力手段とを具えたことを特徴とする逐次復号化
   回路。