JPS6384964U - - Google Patents
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- Publication number
- JPS6384964U JPS6384964U JP1986178954U JP17895486U JPS6384964U JP S6384964 U JPS6384964 U JP S6384964U JP 1986178954 U JP1986178954 U JP 1986178954U JP 17895486 U JP17895486 U JP 17895486U JP S6384964 U JPS6384964 U JP S6384964U
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor device
- gate electrode
- read
- boundary
- mos transistors
- Prior art date
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- Pending
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- Semiconductor Memories (AREA)
Description
第１図は本考案の一実施例の半導体装置の要部
構成図、第２図は本考案の一実施例の半導体装置
の製造工程図、第３図、第４図は従来例の説明図
である。 １……半導体基板、２……酸化膜、３……ゲー
ト電極（アドレスライン）、４……拡散領域、５
……層間絶縁膜、６……アルミニウム配線層（読
み出しライン）、７……レジスト。
構成図、第２図は本考案の一実施例の半導体装置
の製造工程図、第３図、第４図は従来例の説明図
である。 １……半導体基板、２……酸化膜、３……ゲー
ト電極（アドレスライン）、４……拡散領域、５
……層間絶縁膜、６……アルミニウム配線層（読
み出しライン）、７……レジスト。
Claims (1)
- 読み出し専用メモリ半導体装置において、メモ
リセル内の少なくとも１つのＭＯＳトランジスタ
のゲート電極に欠切部を設けて、該ＭＯＳトラン
ジスタの少なくとも一方の拡散領域の境界とゲー
ト電極の側壁境界をずらしてゲート電圧閾値が異
なるＭＯＳトランジスタを有することを特徴とす
る読み出し専用メモリ半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1986178954U JPS6384964U (ja) | 1986-11-20 | 1986-11-20 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1986178954U JPS6384964U (ja) | 1986-11-20 | 1986-11-20 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6384964U true JPS6384964U (ja) | 1988-06-03 |
Family
ID=31121572
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1986178954U Pending JPS6384964U (ja) | 1986-11-20 | 1986-11-20 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6384964U (ja) |
-
1986
- 1986-11-20 JP JP1986178954U patent/JPS6384964U/ja active Pending
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