JPS62299062A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS62299062A JPS62299062A JP61141959A JP14195986A JPS62299062A JP S62299062 A JPS62299062 A JP S62299062A JP 61141959 A JP61141959 A JP 61141959A JP 14195986 A JP14195986 A JP 14195986A JP S62299062 A JPS62299062 A JP S62299062A
- Authority
- JP
- Japan
- Prior art keywords
- conductivity type
- semiconductor substrate
- groove
- storage device
- capacitor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
- H10B12/373—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate the capacitor extending under or around the transistor
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
３、発明の詳細な説明
産業上の利用分野
本発明はＭＯＳトランジスタを用いた半導体記憶装置に
関するものであり、特に１トランジスタ。
関するものであり、特に１トランジスタ。
１キヤパシタのセル構造をもつダイナミックメモリに関
する。
する。
従来の技術
従来、半導体記憶装置では、半導体基板表面に占めるキ
ャパシタ部分の面積を小さくしてもキャパシタの容量が
減少しないように、基板表面に溝を堀って、その側面や
底面をキャパシタ電極にするものがあり、トランジスタ
部分とキャパシタ部分は半導体基板表面で並んで位置す
るものであった。
ャパシタ部分の面積を小さくしてもキャパシタの容量が
減少しないように、基板表面に溝を堀って、その側面や
底面をキャパシタ電極にするものがあり、トランジスタ
部分とキャパシタ部分は半導体基板表面で並んで位置す
るものであった。
発明が解決しようとする問題点
しかしながら上記のような構成では、トランジスタ部分
とキャパシタ部分とが半導体基板表面で並んで位置して
いるので、メモリセルの占有面積・−１それだけ大きく
なる。
とキャパシタ部分とが半導体基板表面で並んで位置して
いるので、メモリセルの占有面積・−１それだけ大きく
なる。
本発明は以上のような点に鑑み、出来るだけメモリーセ
ルの占有面積を小さくして、超高積比の実現のための半
導体記憶素子である。
ルの占有面積を小さくして、超高積比の実現のための半
導体記憶素子である。
問題点を解決するだめの手段
本発明は、半導体基板表面に設けた溝部にキャパシタを
形成し、キャパシタの上部及び半導体基板の一部を配化
膜で覆い、さらにキャパシタの上部及び半導体基板を多
結晶シリコンで覆い、形成された多結晶ンリコンをレー
ザーアニール等で単結晶化してＭＯＳ）ランジスタを設
け、トランジスタのソース領域の下部とキャパシタの蓄
積電極である溝部の側壁に形成した拡散層領域の上部と
を連結した半導体記憶装置である。
形成し、キャパシタの上部及び半導体基板の一部を配化
膜で覆い、さらにキャパシタの上部及び半導体基板を多
結晶シリコンで覆い、形成された多結晶ンリコンをレー
ザーアニール等で単結晶化してＭＯＳ）ランジスタを設
け、トランジスタのソース領域の下部とキャパシタの蓄
積電極である溝部の側壁に形成した拡散層領域の上部と
を連結した半導体記憶装置である。
作用
本発明は上記のような構成により、トランジスタ部とキ
ャパシタ部を半導体基板表面の垂直方向に形成すること
により、小さな占有面積でメモリセルを構成することが
可能となる。
ャパシタ部を半導体基板表面の垂直方向に形成すること
により、小さな占有面積でメモリセルを構成することが
可能となる。
実施例
以下、図面に基づいて更に詳細な説明を与える。
図は本発明にかかる半導体記憶装置の断面図を示す。Ｐ
型７リコン基板１に設けられた溝部２において、３は基
板１の不純物濃度より高いＰ 型の底面、４はｎ型に拡
散された側壁であり、ｎ型の側壁４は配化膜５で覆われ
ている。再に溝部２には上部を少し残してＰ型多結晶ン
リコン６が充填されている。これらのｎ型の側壁４．多
結晶シリコン６及び側壁酸化膜６によって、キャパシタ
が形成されている。溝部２の上部及びそれ以外の基板１
の上部の一部は、ｎ型の側壁６の上部の一部を残し酸化
膜７で覆う。８は酸化膜７の上部にＰ型多結晶シリコン
を堆積した後、レーザーアニール法等によって単結晶さ
せて形成したＰ型巣結晶シリコンである。その一部を拡
散してｎ型のソース９及びドレイン１０を形成し、多結
晶シリコンゲート電極１１を設け、これらによってＭＯ
Ｓトランジスタが形成される。ドレイン１ｏは酸化膜７
によってキャパシタとは絶縁されているが、ソース９は
ｎ型の側壁６に接触させである。１２は酸化膜の層で、
１３はアルミ配線である。
型７リコン基板１に設けられた溝部２において、３は基
板１の不純物濃度より高いＰ 型の底面、４はｎ型に拡
散された側壁であり、ｎ型の側壁４は配化膜５で覆われ
ている。再に溝部２には上部を少し残してＰ型多結晶ン
リコン６が充填されている。これらのｎ型の側壁４．多
結晶シリコン６及び側壁酸化膜６によって、キャパシタ
が形成されている。溝部２の上部及びそれ以外の基板１
の上部の一部は、ｎ型の側壁６の上部の一部を残し酸化
膜７で覆う。８は酸化膜７の上部にＰ型多結晶シリコン
を堆積した後、レーザーアニール法等によって単結晶さ
せて形成したＰ型巣結晶シリコンである。その一部を拡
散してｎ型のソース９及びドレイン１０を形成し、多結
晶シリコンゲート電極１１を設け、これらによってＭＯ
Ｓトランジスタが形成される。ドレイン１ｏは酸化膜７
によってキャパシタとは絶縁されているが、ソース９は
ｎ型の側壁６に接触させである。１２は酸化膜の層で、
１３はアルミ配線である。
発明の効果
以上述べてきたように、メモリセルのキャパシタ部とト
ランジスタ部を基板表面に垂直な方向に構成して、メモ
リセルの占有面積を低減させることができ、メモリの高
集積化を促進することができる。したがって本発明にか
かる半導体記憶装置は極めて産業上価値の高いものであ
る。
ランジスタ部を基板表面に垂直な方向に構成して、メモ
リセルの占有面積を低減させることができ、メモリの高
集積化を促進することができる。したがって本発明にか
かる半導体記憶装置は極めて産業上価値の高いものであ
る。
図は本発明にかかる半導体記憶装置の断面図を示す。
１・・・・・・Ｐ型／リコン基板、２・・・・・・溝部
、３・・・・・・Ｐ 型底面、４・・・・・・ｎ型側壁
、６・・・・・・キャパ／り酸化膜、６・・・・・・多
結晶シリコン蓄積電極、７・・・・・・分離酸化膜、８
・・・・・・Ｐ型巣結晶ンリコン、９・・・・・・ソー
ス、１０・・・・・・ドレイン、１１・・・・・・ゲー
ト電極、１２・・・・・・層間酸化膜、１３・・・・・
・アルミ配線。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図
、３・・・・・・Ｐ 型底面、４・・・・・・ｎ型側壁
、６・・・・・・キャパ／り酸化膜、６・・・・・・多
結晶シリコン蓄積電極、７・・・・・・分離酸化膜、８
・・・・・・Ｐ型巣結晶ンリコン、９・・・・・・ソー
ス、１０・・・・・・ドレイン、１１・・・・・・ゲー
ト電極、１２・・・・・・層間酸化膜、１３・・・・・
・アルミ配線。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図
Claims (2)
- （１）第一導電型の半導体基板表面に設けた溝の表面に
一部を残して形成された第二導電型側壁と、前記第二導
電型側壁を覆った絶縁膜を介して、前記溝部に充填され
た多結晶シリコンとの間で蓄積容量を形成し、前記半導
体基板表面を前記第二導電型側壁の上部の一部を残して
絶縁膜で覆い、さらに前記基板表面絶縁膜を第一導電型
単結晶シリコンで覆い、前記単結晶シリコン上に形成さ
れた第二導電型のソース領域の下部と前記溝の前記第二
導電型側壁の上部を導通したトランジスタを有すことを
特徴とする半導体記憶装置。 - （２）前記溝部の下部に設けた高濃度の第一導電型の部
分を通して、前記多結晶ポリシリコンと前記半導体基板
とを電気的に接続したことを特徴とする特許請求の範囲
第１項記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61141959A JPS62299062A (ja) | 1986-06-18 | 1986-06-18 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61141959A JPS62299062A (ja) | 1986-06-18 | 1986-06-18 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62299062A true JPS62299062A (ja) | 1987-12-26 |
Family
ID=15304104
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61141959A Pending JPS62299062A (ja) | 1986-06-18 | 1986-06-18 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62299062A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6004844A (en) * | 1994-11-15 | 1999-12-21 | Siemens Aktiengesellschaft | Unit cell layout and transfer gate design for high density DRAMs |
-
1986
- 1986-06-18 JP JP61141959A patent/JPS62299062A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6004844A (en) * | 1994-11-15 | 1999-12-21 | Siemens Aktiengesellschaft | Unit cell layout and transfer gate design for high density DRAMs |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0736437B2 (ja) | 半導体メモリの製造方法 | |
| JPH0714009B2 (ja) | Ｍｏｓ型半導体記憶回路装置 | |
| KR890013777A (ko) | 반도체 집적회로장치 및 그 제조방법 | |
| KR860000716A (ko) | 다이내믹형 메모리셀과 그 제조방법 | |
| KR910001886A (ko) | 반도체장치와 그 제조방법 | |
| US4835589A (en) | Ram cell having trench sidewall load | |
| JPH0221653A (ja) | 半導体装置及びその製造方法 | |
| JPS62299062A (ja) | 半導体記憶装置 | |
| JP2969876B2 (ja) | 半導体装置およびその製造方法 | |
| JPH01243460A (ja) | 半導体記憶装置の製造方法 | |
| JPH01143350A (ja) | 半導体記憶装置 | |
| JPS6396952A (ja) | 半導体記憶装置 | |
| JPH01119055A (ja) | 半導体メモリ装置 | |
| JPH0320906B2 (ja) | ||
| KR970077508A (ko) | 반도체 집적회로장치와 그 제조방법 | |
| JPS6395657A (ja) | 半導体記憶装置 | |
| JP2867467B2 (ja) | 半導体装置の製造方法 | |
| JPS6218751A (ja) | 半導体集積回路装置 | |
| JP3817615B2 (ja) | 半導体記憶装置及びその製造方法 | |
| JPH05136363A (ja) | 半導体記憶装置 | |
| JPS63148A (ja) | 半導体装置 | |
| JP3095450B2 (ja) | ダイナミック型半導体記憶装置およびその製造方法 | |
| JPS6132824B2 (ja) | ||
| JPH04267368A (ja) | 半導体装置及びその製造方法 | |
| JPH06125051A (ja) | 半導体記憶装置の製造方法 |