JPS6386009A - クロック障害検出回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 この発明はデータ処理装置等のテストに関するものであ
り、詳細にいえば各種の障害にｒケしクロック線または
クロックの分配の障害テストを行なう回路に関するもの
である。この発明によるクロック・エラー検出回路は、
交流型の障害（欠損パルスまたはスプリアス・パルス）
および直流型のスタック障害（５ｔｕｃｋ−ｆａｕｌｔ
　）を検出するのに特に有用なものである。この発明に
よるエラー検出回路はデータ処理動作前に起動し、いっ
たん動作が始まると、すべてのクロック線上のこれらの
障害を連続的にチェックする。

Ｂ、従来技術 当技術分野の技術者に公知のように、データ処理装置は
データ処理動作を行なうために各種の複雑な論理回路網
を含んでいる。クロック分配回路網は、高周波水晶発振
器によって発生したクロック信号用の分岐回路網である
。クロック信号は所定のタイミング関係で、すべての論
理回路網に分配される。

大型処理装置の論理およびクロック分配回路網が複雑な
ことは、テスト環境に極度の困難をもたらす。典型的な
場合、テストは出荷前のデータ処理装置に対して行なわ
れる。一般に、データ処理装置の電源を入れるたびに、
性能に障害がないことを確認するために、データ処理装
置自体による内部テストも行なわれる。

データ処理装置の論理回路網部分の障害テストを行なう
ためのさまざまな手法が公知である。たとえば、論理回
路網をテストするための周知の手法のひとつはレベル感
知走査設計（ＬＳＳＤ）手法であって、この手法におい
ては、集積回路チップ上の通常はアクセスできない論理
点が、シフト・レジスタ・ラッチ回路網によってアクセ
スされる。

ＬＳＳＤ手法は多くの文献および特許に詳述されている
。たとえば、１９７４年１月１日にＥ−８・アイシェル
バーガー（Ｅ、　Ｂ、　Ｅｉｃｈｅｌｂｅｒｇｅｒ　）
に授与された「レベル感応論理システム（ＬｅｖｅｌＳ
ｅｎｓｉｔｉｖｅ　Ｌｏｇｉｃ　Ｓｙｓｔｅｍ）　Ｊと
いう名称の米国特許第３７８３２５４号、１９８４年４
月３日にモーリス＝７クマホン他（Ｍａｕｒｉｃｅ　Ｍ
ｃＭａｈｏｎ　ｅｔ　ａｔ　）に授与された「物理的な
切断を行なうことなく、複数個の相互接続チップを有す
る高密度実装構造における個々のチップおよびチップ間
接続のテストを可能とする回路構成（Ｃｉｒｃｕｉｔ　
ＡｒｒａｎｇｅｍｅｎｔＷｈｉｃｈ　Ｐｅｒｍｉｔｓ　
Ｔｈｅ　Ｔｅｓｔｉｎｇ　ｏｆ　Ｅａｃｈ　Ｉｎｄｉｖ
ｉｄｕａｌＣｈｉｐ　ａｎｄ　Ｉｎｔｅｒｃｈｉｐ　Ｃ
ｏｎｎｅｃｔｉｏｎ　ｉｎ　Ａ　ＨｉｇｈＤｅｎｓｉｔ
ｙ　Ｐａｃｋａｇｉｎｇ　５ｔｒｕｃｔｕｒｅ　ｌ（ａ
ｖｉｎｇＡＰｌｕｒａｌｉｔｙ　ｏｆ　Ｉｎｔｅｒｃｏ
ｎｎｅｃｔｅｄ　Ｃｈｉｐｓ、　ＷｉｔｈｏｕｔＡｎｙ
　Ｐｈｙｓｉｃａｌ　Ｄｉｓｃｏｎｎｅｃｔｉｏｎ）　
Ｊという名称の米国特許第４４４１０７５号、１９８５
年３月５日にスミット・ダス・グブタ他（Ｓｕｍｉｔ　
Ｄａｓ　Ｇｕｐｔａｅｔ　ａｌ　）に授与された「チッ
プ区分化エア（ｃＰＡ）−大型論理回路網用テスト・パ
ターン発生構造（Ｃｈｉｐ　Ｐａｒｔｉｔｉｏｎｉｎｇ
　Ａｉｒ　（ＣＰＡ）　−ＡＳｔｒｕｃｔｕｒｅ　Ｆｏ
ｒ　Ｔｅ５ｔ　Ｐａｔｔｅｒｎ　Ｇｅｎｅｒａｔｉｏｎ
　ＦｏｒＬａｒｇｅ　Ｌｏｇｉｃ　Ｎｅｔｗｏｒｋｓ）
　Ｊという名称の米国特許第４５０３３８６号、および
Ｅ−Ｂ・アイシェルバーガーおよびＴ−Ｗ・ウィリアム
ス（Ｅ、　Ｂ。

Ｅｉｃｈｅｌｂｅｒｇｅｒ　ａｎｄ　Ｔ、　Ｗ、　Ｗｉ
ｌｌｉａｍｓ　）のｒＬＳＩの試験性に対する論理設計
構造（Ａ　Ｌｏｇｉｃ　ＤｅｓｉｇｎＳｔｒｕｃｔｕｒ
ｅ　Ｆｏｒ　ＬＳＩ　Ｔｅ５ｔａｂｉｌｉｔｙ）　Ｊ、
第１４回設計オートメーション会議論文集（１４Ｄｅｓ
ｉｇｎＡｕｔｏｍａｔｉｏｎ　Ｃｏｎｆｅｒｅｎｃｅ　
Ｐｒｏｃｅｅｄｉｎｇｓ　）、１９７７年６月２０日、
２１日および２２日、ルイジアナ州ニュー・オーリンズ
、ＴＵ、ＥＥカタログ番号７７、ＣＨ１２１６−ＩＣ，
４６２−８ページという文献に開示されている。ＬＳＳ
Ｄ手法によって、データ処理装置を形成する複雑な論理
回路網を完全にテストすることが可能となる。しかしな
がら、この手法はクロック・システムが障害をまったく
起こさないと仮定したものである。実際のシステムでは
、これは当て嵌まらない。

クロック分配における各クロック信号線は２つの型式の
障害を生じると考えられる。最初の型のものはスタック
障害と呼ばれることのある直流型の障害である。スタッ
ク障害はそれ自体をスタック・オンとすることができる
。すなわち、クロック分配回路網が使用禁止となっても
、クロック信号線がクロックの供給を継続する。あるい
は、スタック障害はそれ自体をスタック・オフとするこ
とができる。すなわち、クロック分配回路網が使用可能
となっても、クロック信号線がクロックを供給しない。

第２の型の障害は断続障害と呼ばれることのある交流型
の障害である。断続障害とは、障害が生じ、その後二度
と生じないことを意味する。この障害の例はクロックの
分配に余分のパルスを生じさせたり、あるいはクロック
の分配にパルスを欠損させることのあるサージ電力であ
る。

それ故、交流型の障害検出は、欠損パルスまたは余分な
「スプリアス」パルスの発生を検出するものである。

障害の検出は最も重要なものであるが、同様に重要なも
のは障害の分離であって、修正行動を取れるようにする
ことである。換言すれば、障害が分離して、部品の交換
を現場交換装置（Ｆ　ＲＵ　）に限定することである。

理想的には、分離した部分がＦＲＵをひとつだけ交換す
ることを示すことである。

下記の特許および文献はクロッキング・システム、特に
このようなシステムのテストを対象とするものである。

１９６２年９月２５日にＡ−Ｗ・ヘイネック（Ａ、　Ｗ
、　Ｈｅ１ｎｅｃｋ　）に授与された「エラー・チェッ
ク回路（Ｅｒｒｏｒ　Ｃｈｅｃｋｉｎｇ　Ｃ１ｒｃｕｉ
ｔ）　Ｊという名称の米国特許第３０５６１０８号。

１９６７年１０月３１日にＪ−５−Ｊ・ハリソン（Ｊ、
　Ｓ、　Ｊ、　Ｈａｒｒｉｓｏｎ　）に授与された「所
定の時間ののち正規のパルス列の故障を示すための、論
理ゲートおよびカウンタを用いたモニタ（Ｍｏｎｉｔｏ
ｒ　Ｅｍｐｌｏｙｉｎｇ　Ｌｏｇｉｃ　Ｇａｔｅ　ａｎ
ｄ　ＣｏｕｎｔｅｒＴｏ　Ｉｎｄｉｃａｔｅ　Ｎｏｒｍ
ａｌ　Ｐｕ１ｓｅ−Ｔｒａｉｎ　Ｆａｉｌｕｒｅ　Ａｆ
ｔｅｒＰｒｅｄｅｔｅｒｍｉｎｅｄ　Ｔｉｍｅ　Ｉｎｔ
ｅｒｖａｌ）　Ｊという名称の米国特許第３３５０５８
０号。

１９６９年７月２９白にＪ−Ｒ・バーン・ジュニア（Ｊ
、　Ｒ，Ｈａｈｎ、　Ｊｒ、　）に授与された［クロッ
ク・パルス故障デテクタ（Ｃ１ｏｃｋ　Ｐｕ１ｓｅ　Ｆ
ａｉｌｕｒｅＤｅｔｅｃｔｏｒ　）　Ｊという名称の米
国特許第３４５８８２２号。

１９７４年５月５日にＬ・■・ジョーンズ・ジュニア（
Ｌ、　Ｖ、’、Ｊｏｎｅｓ＋　Ｊｒ、　）に授与された
「パルス検出装置（Ｐｕｌｓｅ　Ｄｅｔｅｃｔｉｏｎ　
Ａｒｒａｎｇｅｍｅｎｔ）　Ｊという名称の米国特許第
３７９５８６７号。

１９７５年８月１２日にＤ−Ｅ・ガオン（Ｄ、Ｅ。

Ｇａｏｎ　）に授与された「タイミング・エラー検出回
路（Ｔｉｍｉｎｇ　Ｅｒｒｏｒ　Ｄｅｔｅｃｔｉｏｎ　
Ｃ１ｒｃｕｉｔ）　Ｊという名称の米国特許第３８９９
６６５号。

１９７５年９月２日にＰ−Ｒ・ウィリー（Ｐ、Ｒ。

ｗｒ＋ｅｙ）に授与された「周期パルス・チェック回＠
　（Ｐｅｒｉｏｄｉｃ　Ｐｕ１ｓｅ　Ｃｈｅｃｋ　Ｃ１
ｒｃｕｉｔ）　Ｊという名称の米国特許第３９０３４７
４号。

１９７８年３月２８日にＪ−Ｅ・パーラン１也（Ｊ、　
Ｅ、　Ｐｅｈｒｓｏｎ　ｅｔ　ａｌ　）にｊ受与された
「ディジタル・システムにおけるクロックの監視（Ｃ１
ｏｃｋＳｕｐｅｒｖｉｓｉｏｎ　Ｉｎ　Ｄｉｇｉｔａｌ
　Ｓｙｓｔｅｍｓ）　Ｊという名称の米国特許第４０８
１６６２号。

１９７８年１０月２４日にＲ−Ｌ・ロビンソン他（Ｒ，
Ｌ、　Ｒｏｂｉｎｓｏｎ　ｅｔ　ａｌ　）に授与された
「双位相コード化ディジタル・データ用のエラー検出お
よび表示システム（Ｅｒｒｏｒ　ｌ１ｅｔｅｃｔｉｏｎ
　ＡｎｄＩｎｄｉｃａｔｉｏｎ　　Ｓｙｓｔｅｍ　　Ｆ
ｏｒ　Ｂｉ−Ｐｈａｓｅ　　ＥｎｃｏｄｅｄＤｉｇｉｔ
ａｌ　Ｄａｔａ）Ｊという名称の米国特許第４１２２４
４１号。

１９７９年３月１３日にＥ−Ｃ・ビシオッタ他（Ｅ、　
Ｃ，Ｐｉｓｃｉｏｔｔａ　ｅｔ　ａｌ　）に授与された
「別個の導線上のクロック信号を監視するための非同期
妥当性チェック・システムおよび方法 （Ａｓｙｎｃｈｒｏｎｏｕｓ　Ｖａｌｉｄｉｔｙ　Ｃｈ
ｅｃｋｉｎｇＳｙｓｔｅｍ　ＡｎｄＭｅｔｈｏｄ　Ｆｏ
ｒ　Ｍｏｎｉｔｏｒｉｎｇ　Ｃ１ｏｃｋ　Ｓｉｇｎａｌ
ｓ　０ｎＳｅｐａｒａｔｅ　Ｅｌｅｃｔｒｉｃａｌ　Ｃ
ｏｎｄｕｃｔｏｒｓ）　Ｊという名称の米国特許第４１
４４４４８号。

１９７９年９月１８日にＫ・フクオ力他（Ｋ。

Ｆｕｋｕｏｋａ　ｅｔ　ａｔ　）に授与された「コード
検出回路（Ｃｏｄｅ　Ｄｅｔｅｃｔｉｏｎ　Ｃ１ｒｃｕ
ｉｔ）　Ｊという名称の米国特許第４１６８４８７号。

１９８２年１２月７日にＤ−Ｒ・スターン（Ｄ。

Ｒ，５ｔｅｒｎ　）に授与された「クロック・パルス公
差検証回路（Ｃ１ｏｃｋ　Ｐｕ１ｓｅ　Ｔｏｌｅｒａｎ
ｃｅ　ＶｅｒｉｆｉｃａｔｉｏｎＣｉｒｃｕｉｔ）Ｊと
いう名称の米国特許第４．３６２９５７号。

１９８３年７月５日にｒ）−Ｍ・クール（Ｄ、ｉ４゜Ｃ
ｏｏｌ　）に授与された「多重源クロック・コード化通
信エラー検出回路（Ｍｕｌｔｉｐｌｅ　５ｏｕｒｃｅ　
Ｃ１ｏｃｋＥｎｃｏｄｅｄ　Ｃｏｍｍｕｎｉｃａｔｉｏ
ｎｓ　Ｅｒｒｏｒ　ＤｅｔｅｃｔｉｏｎＣｉｒｃｕｉｔ
）Ｊという名称の米国特許第４３９２２２６号。

１９８５年３月２６日にＢ−Ｊ・ブロクタ（Ｂ。

Ｊ、　Ｐｒｏｃｔｅｒ　）に授与された「データ処理シ
ステム（Ｄａｔａ　Ｐｒｏｃｅｓｓｉｎｇ　Ｓｙｓｔｅ
ｍ）　Ｊという名称の米国特許第４５０７７８４号。

１９８５年９月１７日にＧ−５・ブカナン他（Ｇ、　Ｓ
、　Ｂｕｃｈａｎａｎ　ｅｔ　ａｌ　）に授与された「
クロック分配回路網の障害テスト（Ｆａｕｌｔ　Ｔｅ５
ｔｉｎ８ＡＣ１ｏｃｋ　Ｄｉｓｔｒｉｂｕｔｉｏｎ　Ｎ
ｅｔｗｏｒｋ）　Ｊという名称の米国特許第４５４２５
０９号。

Ｋ−Ｅ−ディミトリ（Ｋ、　Ｅ、　Ｄｉｍｉｔｒｉ　）
によるｒ　Ｌ　Ｓ　Ｓ　Ｄシフト・レジスタ・ストリン
グの遅延テストおよび診断（Ｄｅｌａｙ　Ｔｅ５ｔｉｎ
３　ＡｎｄＤｉａｇｎｏｓｉｓ　　ｏｆ　　ＬＳＳＤ　
　５ｈｉｆｔ　　Ｒｅｇｉｓｔｅｒ　　Ｓｕｒｉｎｇｓ
）Ｊ　　、１８Ｍテクニカル・ディスクロージャ・プル
テン、Ｖｏ　１．２０、Ｎｏ、１．１９７７年６月、３
０７−１２ページ。

Ｅ−Ｊ・ハーセグ他（Ｅ、　Ｊ、　Ｈｅｒｅｅｇ　ｅｔ
　ａｌ　）による「システム発振器用の完全な障害検出
および障害発見（Ｃｏｍｐｌｅｔｅ　Ｆａｕｌｔ　Ｄｅ
ｔｅｃｔｉｏｎ　ａｎｄ　ＦａｕｌｔＬｏｃａｔｉｏｎ
　Ｆｏｒ　Ｓｙｓｔｅｍ　Ｏｓｃｉｌｌａｔｇｒ）　Ｊ
、１８Ｍテクニカル・ディスクロージャ・プルテン、Ｖ
ｏｌ。

２２、Ｎｏ、１．１９７９年６月、８０−１ページ。

Ｐ　−Ｆ（・ジェームズ（Ｐ、　Ｈ，Ｊａｍｅｓ　）に
よる「重畳多相クロックにおける異常検出（Ａｎｏｍａ
ｌｙＤｅｔｅｃｔｉｏｎ　Ｉｎ　Ｏｖｅｒｌａｐｐｉｎ
ｇ　Ｍｕｌｔｉｐｈａｓｅ　Ｃ１ｏｃｋ）４゜１８Ｍテ
クニカル・ディスクロージャ・プルテン、Ｖｏｌ、２２
、Ｎｏ、２．１９７９年７月、７９２−３ページ。

Ｐ−に−Ｈ・カム（Ｐ、　Ｋ、　Ｈ，Ｋａｍ　）による
「クロック稼働検出回路（Ｃ１ｏｃｋ　Ｒｕｎｎｉｎｇ
Ｄｅｔｅｃｔｏｒ）」、１８Ｍテクニカル・ディスクロ
ージャ・プルテン、Ｖｏｌ、２２、Ｎｏ、１１．１９８
０年４月、４８６６ページ。

米国特許第４５４２５０９号はシステム発振器から複数
個のクロック信号線にクロック信号を分岐するクロック
分配回路網の障害テストを行なうための装置を開示して
いる。障害テスト・システムは内部に論理値（２進数の
”１”または”０”）を記憶するテスト・ラッチ、およ
びクロック信号のいずれかひとつをテスト・ラッチに接
続するためのデコーダを含んでいる。また、入力に第１
論理値を記憶するための手段も設けられている。クロッ
ク分配回路網を使用可能とし、これによってテスト対象
のクロック信号線が適正に動作している場合に、テスト
・ラッチを介して第２論理値を伝搬しくすなわち、スタ
ック・オフしていない）、かつクロック分配回路網を使
用禁止とし、テスト対象のクロック信号線が適正に動作
している場合に、第２論理値がテスト・ラッチを介して
伝搬しない（すなわち、スタック・オンしていない）よ
うにする手段が設けられている。

Ｃ０発明が解決しようとする問題点 この発明の主たる目的は、データ処理装置等のクロック
分配回路網の障害テストを行なうための回路を提供する
ことである。

この発明の他の目的は、特定のクロック信号線に対する
クロック分配回路網の障害を分離するための回路を提供
することである。

この発明の他の目的は、限定された数の付加的なサンプ
ル回路を利用するが、外部基準クロックを必要としない
クロック分配回路網の障害テストを行なうための回路を
提供することである。

この発明のさらに他の目的は、余分な（スプリアス）パ
ルス、欠損パルスおよびスタック障害を検出する、クロ
ック分配回路網の障害テストを行なうための回路を提供
することである。

後述のこの発明の実施例は、交流型の障害を動的に、す
なわち各サイクルごとに、連続的にチェックすると同時
に、直流型の障害をデータ処理操作を開始する前に一回
チェックする。

後述のこの発明の実施例は、また、公知のＬＳＳＤＳＳ
上両立するものであって、クロック分配回路網テスト・
システムを論理回路網障害テスト・システムと一体化す
ることのできるものである。

Ｄ０問題点を解決するための手段 クロックが処理装置の回路網に適正に到達することを確
実とするため、スタック障害テストがクロック分配回路
網内の多数の点で行なわれる。分配回路網内のさまざま
な点に、”１”（不作動／オフ）状態のスタックか否か
または”０”（作動／オン）状態のスタックか否かをテ
ストするための、ハードウェアが付加されている。「オ
ン」および「オフ」の２進定義は実施例によって左右さ
れるものであることに、留意されたい。利用される実際
のハードウェア機構は本質的に、データ入力が２進”１
”などの固定論理レベルに接続されている、シフト・レ
ジスタ・ラッチ（Ｌ　Ｓ　Ｓ　Ｄ環境においては、Ｓ　
ＲＬ　）である。操作卓の制御によって、テスト手順が
遂行される。この手順は”０”状態のスタックのクロッ
クか否かを先ずテストし、次いで”１″状態のスタック
のクロックか否かをテストするものである。このテスト
を処理装置の回路網とのインターフェースまでのクロッ
ク回路網におけるあらゆるクロックに対して行なってか
ら、データ処理動作を開始する。

クロック信号線のスタック障害テストを行なうため、す
べてのクロックを先ず使用禁止としく不作動状態にし）
、テスト対象の特定のクロックをテストＳＲＬからゲー
トする。次いで、テストＳＲＬを走査してテストＳＲＬ
に既知の値を入力し、同時に上記既知の値の反対の値を
ＳＲＩ、のデータ・イン・ボートに印加する。たとえば
、走査データ・イン・ボートを走査して該ボートに２進
”０”を入力するとともに、２進”１′をデータ・イン
・ボートに印加する。クロック・システムを使用禁止と
した場合、テスト対象のクロック線はテストＳＲＬにゲ
ートされる。若干の時間ののち、テス）　Ｓ　ＲＬに対
するクロックがゲート・オフされ、テストＳ　ＲＬの値
が走査される。データ・イン・ボートの値が５ＲＩ−へ
伝搬することによって、ＳＫＬの値が状態を変化させた
場合、この例においては、２進”０゛°から”１゛へ変
化した場合、テスト対象のクロックがスタック・オンと
ならなければならない。しかしながら、ＳＩ’ＬＬのデ
ータが変化しない場合には、クロックがスタック・オン
とならないということのみが確かめられる。

スタック・オフ・クロックの有無をテストするため、ク
ロックのゲートが再度停止され、テストＳ　ＦＬ　Ｌ、
を走査して該Ｓ　ＦＬ　Ｌに２進”０°°を入力する。

次いで、クロック線がゲートされ、クロックが少なくと
も１回サイクルする（ひとつまたはそ゛れ以上のパルス
がリリースされる）。次いで、クロックのゲートが停止
され、テストＳｒｔ［、の走査が停止される。ラッチの
値が状態を変更し、最初のテストでのスタック・オンの
可能性が無くなった場合、クロックは適正に作動してい
ると判断される。しかしながら、Ｓ　Ｉ”Ｌ　Ｌ、の値
が状態を変更しない場合には、クロックがスタック・オ
フしていると判断される。

グリッチ（ｇｌｉｔｃｈ）の発生は望ましくないもので
あって、ラッチを不適正にセットさせるに十分なもので
あり、通常まれに、かつランダムに生じるものである。

グリッチはスタック障害とは定義されない。一般的には
、グリッチは交流障害であるが、スタック障害は直流障
害である。クロック交流エラー検出回路がこの発明によ
って、この発生を検出するために提供される。グリッチ
はクロックがひとつだけ発生すべきときに、２つのクロ
ックを生じさせたり（余分なパルス）、クロックがひと
つ発生すべきときに、クロックを省いたりする（パルス
の欠損）ものである。これらはいずれも、誤ったデータ
をラッチに捕捉させるものであって、機械はこのエラー
状態のため停止することになる。交流障害を検出する回
路は本質的に、所定の遅延を有するフィードバック回路
を含むシフト・レジスタ・ラッチ（Ｓ　ＲＬ　）である
。テストＳＲＬは走査によって、既知の状態、たとえば
２進”２”にプリセットされる。このことは検出回路の
出力およびデータ・イン・ボートを２進゛°Ｏ”にセッ
トする。最初に発生したシステム・クロック（テスト対
象クロック）はＳ　Ｉ”Ｌ　Ｌを２進”０゛に反転させ
、出力に２進”　１　”を生じさせる。次に発生したＳ
ＲＬを最初の状態である２進”　１　”に戻す。このト
グル動作はその後の各サイクルで発生する。十分な量の
フィードバック遅延が含まれており、潜在的な競争状態
（実施例によって異なる）が無効なデータをテストＳＲ
Ｌ、に記憶させないようにしている。

障害が余分なパルスまたはパルスの欠損として作用する
のであるから、検出回路は「予期される状態」と逆な状
態となる。余分なパルスの場合、検出回路は２回トグル
し、欠損パルスの場合には、検出回路はトグルしない。

予期される状態と、障害を示す検出回路の実際の状態と
の間に相違が生じる。

交流型および直流型の障害検出回路を、どちらのテスト
を行なうのかを区別する制御機構によって、ひとつの回
路に組み込むことができる。

Ｅ、実施例 第２図には、データ処理装置が略示されている。

データ処理装置５は複数個の論理回路網１１を含んでお
り、これらの回路網の各々は個々のデータ処理機能を行
なうため数十個の論理ゲートを含んでいる。論理回路網
はラッチおよびチップのアレイを含んでいることもある
。大型のデータ処理装置は数百側のこのような論理回路
網を含んでいることがある。クロック分配回路網２は発
振器１に接続されている。クロック分配回路網２は発振
器の信号から導かれるクロック・タイミング・パルスを
、クロック分配線３を介して、データ処理装置全体の論
理回路の各々に分配する。

第３図は、クロック分配回路網２を詳細に示す図面であ
る。クロック分配回路網２は発振器１から複数本のクロ
ック分配線３への分岐回路網である。クロック分配回路
網２は複数個のクロック分配チップ８を含んでいる。各
クロック・チップの出力を以下において、クロック信号
線７とＩＩ？、ｉ。

クロック信号線７のなかには、クロック分配回路網２内
のものがある（たとえば、クロック・チップ１０とクロ
ック・チップ１１を接続するクロック信号線７）。一方
、クロック分配回路網２を論理回路網４に接続するクロ
ック分配線３を形成しているクロック信号Ｖｓ７もある
（たとえば、クロック・チップ１３を回路網Ａに接続す
るクロック信号線７）。クロック分配回路網２の障害テ
ストを行ない、かつ特定のクロック信号線７に対する障
害を分離するために、各クロック信号線を直流スタック
障害（たとえば、スタック・オンまたはオフ）および交
流障害（たとえば、欠損パルスまたは余分なパルス）の
両方について、テストしなければならない。

第４図は、クロック分配チップ８の詳細と、各クロック
信号線７をこの発明にしたがってテストする態様を説明
するものである。クロック分配チップ８はクロック・チ
ップの入力が印加される複数個の受信器１５と、各々が
クロック信号線７を駆動する複数個のドライバ１６を含
んでいる。第４図に示すように、ひとつの受信器１５が
２つのドライバ１６に分岐している。しかしながら、異
なる分岐構成を用いてもかまわないことが、当技術分野
の技術者には認識されよう。また、当技術分野の技術者
には、障害テストを第４図に示すようにドライバ１６の
出力で行なうのではなく、受信器１５の出力で行なえる
ことも認識されよう。受信器１５の出力で障害テストを
行なうことは、テストしなければならない線の数を減ら
すが、特定のクロック信号線７に対する障害を分離する
能力も減らすものである。この発明によれば、各クロッ
ク分配チップ８の各クロック信号線７は、クロック障害
検出回路１７によって、直流および交流両方の障害につ
いてテストされる。直流型の障害に対するクロック信号
線７の障害テストの詳細を以下に説明し、その後交流型
の障害に対するクロック信号線７の障害テストの説明を
行なう。

第１図は、第４図のクロック障害検出回路１７の詳細を
示すものである。第１図に示すよ・うに、主ラツチ２５
および従属ラッチ２６を含む主従ラッチを使用して、ク
ロック信号ｕＩ７のテストを行なう。主従ラッチは処理
装置内の他の主従ラッチとともにシフト・レジスタに組
み込めるという利点を有している。主ラツチ２５は主ラ
ツチへシフトされる２進値な与えるための走査（シフト
）２８（４データ処理装置のシフト・レジスタ・ラッチ
に接続することができる）を含んでいる。走査クロック
入力２９が主ラツチ２５への２進値のシフトを制御する
。従属ラッチ２６は主従ラッチによってシフトされた２
進値を与えるラッチ出力３２を含んでいる。走査クロッ
ク３０が従属ラッチ２６による２進値のシフトを制御す
る。従属ラッチ２６によってシフトされた２進データは
、主ラツチ２５の出力１９によってもたらされる。

障害テスト中、主ラツチに対するクロッキングはテスト
対象のクロック信号線によって、ＯＲゲート２２の出力
へ経路指定されるものとして与えられる。Ｏｒｔゲート
２２の出力は主ラツチ・クロック・ドライバ２３を駆動
する。ブロック・クロック入力３１を使用して、以下に
説明する直流障害テストの初期設定中に、主ラツチ２５
のセットを行なう。第１図の障害検出回路は以下のよう
にして、直流障害に関してクロック信号線をチェックす
る。

スタック・オン・クロック（クロックが常に動作してい
る）か否かをテストするために、クロック回路網２が使
用禁止されている間に、第１の値（たとえば、２進”０
”）を走査（シフト）入力２８（クロック入力２９によ
って制御される）によって、ラッチ２５にシフトする。

クロック回路網を第１クロツク・チップ、すなわち発振
器１に直結しているクロック・チップ９の禁止入力６（
第２図）によって使用禁止とすることができるが、他を
手段を用いてもかまわない。テスト・モード入力１８に
２進”１”を印加することによって、第２の反対の論理
値（たとえば、２進”１”）を主ラツチ２５のデータ入
力３３で維持する。ラッチ２５のデータ入力３３はＯＲ
ブロック２４の出力である。クロック回路網を使用禁止
とした場合、データ入力３３における第２の論理値がラ
ッチ２５にシフトしてはならない。しかしながら、テス
。

ト対象のクロック信号線がスタック・オンである場合、
データが主ラツチ２５からシフトするので、主ラツチ２
５の出力１９は第２の論理値（すなわち、２進”１゛）
となる。それ故、クロック回路網が使用禁止とされてい
るにもかかわらず、主ラツチ２５のデータ入力が出力１
９へ伝搬した場合、テスト対象のクロック信号線がスタ
ック・オンであることが確認される。

テスト対象のクロック信号が同様な態様で、スタック・
オフ（クロックがまったく動作しない）テストされる。

第１の論理値（たとえば、２進”０”）主ラツチ２５の
記憶されるとともに、第２の論理値（たとえば、２進”
１”）がそのデータ入力３３で維持される。クロック分
配回路網２がたとえば線６（第３図）上の信号によって
、使用可能とされる。主ラツチ２５のデータ入力におけ
る第２の論理値がそのラッチ出力１９へ伝搬した場合に
は、テスト対象のクロック信号はスタック・オフしてい
ない。しかしながら、クロック分配回路網が使用可能な
ときに、第２の論理値が主ラツチ２５へ伝搬しない場合
には、テスト対象のクロック信号線はスタック・オフし
ていると判断される。

第５図において、クロック分配回路網２（第３図）のス
タック障害は、次のようにしてテストされる。まず、ク
ロック分配回路網２が、たとえば禁止信号を線６（第３
図）に禁止信号を印加する（ブロック４０）ことによっ
て、使用禁止とされる。クロック分配回路網禁止信号を
印加することにより、発振器がクロック分配回路網から
事実上切断される。次いで、クロック・ブロック信号３
１（第１図）が印加される（ブロック４１）ので、走査
手順中に、主ラツチ２５がセットされることはない。次
いで（ブロック４２）、第１論理値（たとえば、２進”
０°゛）が走査クロック入力２９の制御のもとで、走査
入力２８を介して主ラツチ２５に印加される。第２論理
値（たとえば、２進”　１　”　’）がテスト・モード
信号１８（第１図）に２進°°１′を印加することによ
って、主ラツチ２５のデータ入力３３に維持される。

クロック・ブロック信号３１が除去され（ブロック４３
）、テストは少なくとも１クロツク・サイクル時間待っ
てから（ブロック４４）、クロック・ブロック信号を再
度印加する（ブロック４５）。

主ラツチ２５の出力１９は次いで、監視される（ブロッ
ク４６）。（ブロック４７）出力が２進”０”である場
合、テスト対象のクロック信号線は適正に作動するが、
これはクロックがオフの場合、２進”１”がラッチへ伝
搬しないからである。

一方、ラッチ出力が１であれば（ブロック４８）、クロ
ックはスタック・オンである。

クロックがスタック・オンしていないと仮定して、スタ
ック・オフ・テストを行なう。ラッチは再度論理０にセ
ットされ（ブロック４９）、クロック・ブロック信号が
除去される（ブロック５０）。

テストは次いで、クロック禁止信号６を除去することに
よって、少なくとも１クロツクの間（ブロック５１）ク
ロック分配回路網を使用可能とする。

クロックは再度ブロックされ（ブロック５２）、主ラツ
チ２５の出力１９が監視される（ブロック５３）。出力
が１の場合（ブロック５４）、１がラッチに伝搬しない
のであるから、エラーは存在しない（ブロック５６）。

一方、ラッチが論理Ｏのままである場合には、クロック
はスタック・オフであり（ブロック５５）、エラーが存
在する。

第５図のテスト順序によって、テスト対象のすべてのク
ロック線を同時にテストし、テスト時間を短かくするこ
とが可能となる。

又豊度ｌ孟久上 交流障害（たとえば、欠損パルスまたは余分のパルス）
はまれに、ランダムに発生する。これらの型式の障害が
一般に再現できないものであるから、これらの障害が発
生した場合に、これらを検出するため検出回路がすべて
の処理装置サイクルで動作していることが肝要である。

第１図のクロック障害検出回路は以下のようにして、交
流型の障害についてクロック信号線をテストする。

クロック分配回路網は禁止信号を線６（第３図）に印加
することによって、使用禁止とされる。交流障害テスト
中、クロック・ブロック信号３１は印加されない。第１
値（たとえば、論理Ｏ）が走査クロック入力２９の制御
のもとで、走査入力２８を介して主ラツチ２５に印加さ
れる。次いで、論理０がテスト・モード信号１８に印加
される。

これは主ラツチ２５の出力１９から、反転遅延ブロック
２７を通って、主ラツチ２５のデータ入力３３までのフ
ィードバック経路を完成するものである。それ故、反転
フィードバック経路は第１論理値と反対の第２論理値（
たとえば、論理１）を、主ラツチ２５のデータ入力３３
に印加させる。この初期設定処理は第４図のすべてのク
ロック障害検出回路１７で行なわれる。

データ処理装置は線１６から禁止信号を除去する。この
ことによって、クロック・パルスがクロック信号を介し
て、クロック分配回路網２へ伝搬することが可能となる
。テスト対象のクロック信号線７上にクロックが初めて
発生すると、すべての主ラツチ２５は状態を変え、第２
論理値（たとえば、論理１）を記憶する。それ故、検出
回路の出力１９はすべて論理値１に変り、この信号が反
転遅延回路２７へ伝搬したのち、主ラツチ２５のデータ
入力３３は反対の論理値を取る。Ｌ　Ｓ　Ｓ　Ｄ環境で
の競争状態を避けるために、十分な時間の遅延素子（技
術によって左右される）が上記のラッチの出力と入力の
間に必要である。テスト対象のクロックが次に発生する
と、主ラツチ２５は最初の状態に戻る。それ故、障害の
ないクロック動作の際に、主ラツチ２５はサイクルごと
に、論理０と論理１の間でトグルする。

第４図において、Ｎ個のクロック障害検出回路出力１９
の各々は、エラー収集論理回路網２０に供給される。エ
ラー収集論理回路網２０はＮ個の障害検出回路の出力１
９のひとつが、他のＮ−１個の障害検出回路の出力と反
対の状態であるかどうかを決定することによって、障害
の存在を検出する。たとえば、入力が偶数個の排他的Ｏ
ｆｔネットワークはこのエラー収集論理に必要な特性を
有するものであるが、これに限定されるものではない。

すべてのクロック障害検出回路が同じ２進値に初期化さ
れ、かつ障害のない状態において、すべてのクロック障
害検出回路が同時にトグルするのであるから、エラー収
集回路網２１の出力は常に、エラーがないことを示す。

テスト対象のＮ本のクロック線の１本に、サイクルに対
する欠損パルスがある場合、これは対応する主ラツチ２
５をトグルしない。それ故、欠陥のある検出回路出力１
９は他のＮ−１個のクロック障害検出回路と逆の状態と
なる。同様に、テスト対象のＮ本のクロック線の１本が
サイクル中に余分なパルスを有している場合には、その
検出回路出力は他のＮ１個の検出回路とは順序がずれた
ものとなる。この場合も、信号２１はクロック・エラー
を示す。

第６図は、テスト対象のクロック線に発生する可能性の
ある３つの交流の事例のタイミング図である。事例１は
テスト対象のクロックに交流障害がない場合の検出回路
出力を示している。検出回路出力がサイクルごとにトグ
ルすることに、留意されたい。事例２は余分なりロック
・パルスＥがサイクルで生じた場合の検出回路出力を示
している。余分のパルスが発生したのち、検出回路主力
は障害のない場合、すなわち事例１の検出回路出力と逆
の状態となることに、留意されたい。最後に、事例３は
１サイクルに対して欠損パルスがある場合の検出回路出
力を示している。この場合も、検出回路出力は障害がな
い場合の検出回路出力と逆の状態となる。これらの事例
の各々において、エラー収集回路網２０は、障害が生じ
ているかどうかを示す。

Ｆ８発明の効果 本発明によれば、外部基準クロックを必要とせずにクロ
ック障害を検出できる。

【図面の簡単な説明】

第１図は、この発明のクロック障害検出回路の一実施例
を示すブロック線である。 第１Ａ図は、この発明を実施するために５ｒＬＬとして
用いることのできる主ラツチ（Ｌｌ）および従属ラッチ
（Ｌ２）を示す論理回路図である。 第２図は、データ処理装置を示す概略ブロック図である
。 第３図は、複数個のクロック分配チップを含んでいる、
データ処理装置の典型的なりロック分配回路網を示すブ
ロック図である。 第４図は、この発明のクロック障害検出回路を含むクロ
ック分配チップを示すブロック図である。 第５図は、この発明による回路を使用してクロック信号
線の直流障害テストを行なう方法を示すフローチャート
である。 第６図は、この発明のクロック障害検出回路の一実施例
の動作に開運した複数個のクロック波形を示す波形図で
ある。 ２・・・・クロック分配回路網、３・・・・クロック分
配線、７・・・・クロック信号線、８・・・・クロック
分配チップ、１７・・・・クロック障害検出回路、２５
・・・・主ラツチ、２６・・・・従属ラッチ、２７・・
・・反転遅延回路。 出１顔大　　インターナショナル・ビジネス・マシーン
ズ・コーポレーション 代理人　　弁理士　　岡　　１）　次　　生（外１名） 第１図 第１Ａ図

Claims (1)

1. 【特許請求の範囲】 クロック信号を少なくとも３本のクロック信号線に分配
   するクロック分配回路網において、前記３本のクロック
   信号線のそれぞれに、 第１入力と、前記３本のクロック信号線のうちの１本に
   接続されたテスト入力と、出力とを有するラッチ回路と
   、 前記ラッチ回路の出力と前記ラッチ回路の第１入力との
   間に接続され、前記ラッチ回路の出力を反転させ且つ遅
   延させて前記ラッチ回路の入力に印加する反転遅延回路
   と を設け、さらに、 前記３つのラッチ回路の各出力に接続され、これらの出
   力が異なるときに所定の信号を出力する回路を設けた クロック障害検出回路。