JPH058442B2 - - Google Patents
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- JPH058442B2 JPH058442B2 JP62117253A JP11725387A JPH058442B2 JP H058442 B2 JPH058442 B2 JP H058442B2 JP 62117253 A JP62117253 A JP 62117253A JP 11725387 A JP11725387 A JP 11725387A JP H058442 B2 JPH058442 B2 JP H058442B2
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- JP
- Japan
- Prior art keywords
- clock
- test
- output
- input
- fault
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/10—Distribution of clock signals, e.g. skew
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
- G01R31/318577—AC testing, e.g. current testing, burn-in
- G01R31/31858—Delay testing
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- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Power Engineering (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Tests Of Electronic Circuits (AREA)
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】
Ａ 産業上の利用分野
この発明はデータ処理装置等のテストに関する
ものであり、詳細にいえば各種の障害に関しクロ
ツク線またはクロツクの分配の障害テストを行な
う回路に関するものである。この発明によるクロ
ツク・エラー検出回路は、交流型の障害（欠損パ
ルスまたはスプリアス・パルス）および直流型の
スタツク障害（stuck−fault）を検出するのに特
に有用なものである。この発明によるエラー検出
回路はデータ処理動作前に起動し、いつたん動作
が始まると、すべてのクロツク線上のこれらの障
害を連続的にチエツクする。
ものであり、詳細にいえば各種の障害に関しクロ
ツク線またはクロツクの分配の障害テストを行な
う回路に関するものである。この発明によるクロ
ツク・エラー検出回路は、交流型の障害（欠損パ
ルスまたはスプリアス・パルス）および直流型の
スタツク障害（stuck−fault）を検出するのに特
に有用なものである。この発明によるエラー検出
回路はデータ処理動作前に起動し、いつたん動作
が始まると、すべてのクロツク線上のこれらの障
害を連続的にチエツクする。
Ｂ 従来技術
当技術分野の技術者に公知のように、データ処
理装置はデータ処理動作を行なうために各種の複
雑な論理回路網を含んでいる。クロツク分配回路
網は、高周波水晶発振器によつて発生したクロツ
ク信号用の分岐回路網である。クロツク信号は所
定のタイミング関係で、すべての論理回路網に分
配される。
理装置はデータ処理動作を行なうために各種の複
雑な論理回路網を含んでいる。クロツク分配回路
網は、高周波水晶発振器によつて発生したクロツ
ク信号用の分岐回路網である。クロツク信号は所
定のタイミング関係で、すべての論理回路網に分
配される。
大型処理装置の論理およびクロツク分配回路網
が複雑なことは、テスト環境に極度の困難をもた
らす。典型的な場合、テストは出荷前のデータ処
理装置に対して行なわれる。一般に、データ処理
装置の電源を入れるたびに、性能に障害がないこ
とを確認するために、データ処理装置自体による
内部テストも行なわれる。
が複雑なことは、テスト環境に極度の困難をもた
らす。典型的な場合、テストは出荷前のデータ処
理装置に対して行なわれる。一般に、データ処理
装置の電源を入れるたびに、性能に障害がないこ
とを確認するために、データ処理装置自体による
内部テストも行なわれる。
データ処理装置の論理回路網部分の障害テスト
を行なうためのさまざまな手法が公知である。た
とえば、論理回路網をテストするための周知の手
法のひとつはレベル感知走査設計（LSSD）手法
であつて、この手法においては、集積回路チツプ
上の通常はアクセスできない論理点が、シフト・
レジスタ・ラツチ回路網によつてアクセスされ
る。LSSD手法は多くの文献および特許に詳述さ
れている。たとえば、1974年１月１日にＥ・Ｂ・
アイシエルバーガー（E.B.Eichelberger）に授与
された「レベル感応論理システム（Level
Sensitive Logic System）」という名称の米国特
許第3783254号、1984年４月３日にモーリス・マ
クマホン他（Maurice McMahon et al）に授与
された「物理的な切断を行なうことなく、複数個
の相互接続チツプを有する高密度実装構造におけ
る個々のチツプおよびチツプ間接続のテストを可
能とする回路構成（Circuit Arrangement
Which Permits The Testing of Each
Individual Chip and Interchip Connection in
Ａ High Density Packaging Structure
Having Ａ Plurality of Interconnected
Chips.Without Any Physical Disconnection）」
という名称の米国特許4441075号、1985年３月５
日にスミツト・ダス・グプタ他（Sumit Das
Gupta et al）に授与された「チツプ区分化エア
（CPA）−大型論理回路網用テスト・パターン発
生構造（Chip Partitioning Air（CPA）−Ａ
Structure For Test Pattern Generation For
Large Logic Networks）」という名称の米国特
許第4503386号、およびＥ・Ｂ・アイシエルバー
ガーおよびＴ・Ｗ・ウイリアムス（E.B.
Eichelberger and T.B.Williams）の「LSIの試
験性に対する論理設計構造（Ａ Logic Design
Structure For LSI Testability）」、第14回設計
オートーメーシヨン会議論文集（14 Design
Automation Conference Proceedings）、1977年
６月20日、21日および22日、ルイジアナ州ニユ
ー・オーリンズ、IEEEカタログ番号77、CH1216
−1C、462−８ページという文献に開示されてい
る。LSSD手法によつて、データ処理装置を形成
する複雑な論理回路網を完全にテストすることが
可能となる。しかしながら、この手法はクロツ
ク・システムが障害をまつたく起こさないと仮定
したものである。実際のシステムでは、これは当
て嵌まらない。
を行なうためのさまざまな手法が公知である。た
とえば、論理回路網をテストするための周知の手
法のひとつはレベル感知走査設計（LSSD）手法
であつて、この手法においては、集積回路チツプ
上の通常はアクセスできない論理点が、シフト・
レジスタ・ラツチ回路網によつてアクセスされ
る。LSSD手法は多くの文献および特許に詳述さ
れている。たとえば、1974年１月１日にＥ・Ｂ・
アイシエルバーガー（E.B.Eichelberger）に授与
された「レベル感応論理システム（Level
Sensitive Logic System）」という名称の米国特
許第3783254号、1984年４月３日にモーリス・マ
クマホン他（Maurice McMahon et al）に授与
された「物理的な切断を行なうことなく、複数個
の相互接続チツプを有する高密度実装構造におけ
る個々のチツプおよびチツプ間接続のテストを可
能とする回路構成（Circuit Arrangement
Which Permits The Testing of Each
Individual Chip and Interchip Connection in
Ａ High Density Packaging Structure
Having Ａ Plurality of Interconnected
Chips.Without Any Physical Disconnection）」
という名称の米国特許4441075号、1985年３月５
日にスミツト・ダス・グプタ他（Sumit Das
Gupta et al）に授与された「チツプ区分化エア
（CPA）−大型論理回路網用テスト・パターン発
生構造（Chip Partitioning Air（CPA）−Ａ
Structure For Test Pattern Generation For
Large Logic Networks）」という名称の米国特
許第4503386号、およびＥ・Ｂ・アイシエルバー
ガーおよびＴ・Ｗ・ウイリアムス（E.B.
Eichelberger and T.B.Williams）の「LSIの試
験性に対する論理設計構造（Ａ Logic Design
Structure For LSI Testability）」、第14回設計
オートーメーシヨン会議論文集（14 Design
Automation Conference Proceedings）、1977年
６月20日、21日および22日、ルイジアナ州ニユ
ー・オーリンズ、IEEEカタログ番号77、CH1216
−1C、462−８ページという文献に開示されてい
る。LSSD手法によつて、データ処理装置を形成
する複雑な論理回路網を完全にテストすることが
可能となる。しかしながら、この手法はクロツ
ク・システムが障害をまつたく起こさないと仮定
したものである。実際のシステムでは、これは当
て嵌まらない。
クロツク分配における各クロツク信号線は２つ
の型式の障害を生じると考えられる。最初の型の
ものはスタツク障害と呼ばれることのある直流型
の障害である。スタツク障害はそれ自体をスタツ
ク・オンとすることができる。すなわち、クロツ
ク分配回路網が使用禁止となつても、クロツク信
号線がクロツクの供給を継続する。あるいは、ス
タツク障害はそれ自体をスタツク・オフとするこ
とができる。すなわち、クロツク分配回路網が使
用可能となつても、クロツク信号線がクロツクを
供給しない。第２の型の障害は断続障害と呼ばれ
ることのある交流型の障害である。断続障害と
は、障害が生じ、その後二度と生じないことを意
味する。この障害の例はクロツクの分配に余分の
パルスを生じさせたり、あるいはクロツクの分配
にパルスを欠損させることのあるサージ電力であ
る。それ故、交流型の障害検出は、欠損パルスま
たは余分な「スプリアス」パルスの発生を検出す
るものである。
の型式の障害を生じると考えられる。最初の型の
ものはスタツク障害と呼ばれることのある直流型
の障害である。スタツク障害はそれ自体をスタツ
ク・オンとすることができる。すなわち、クロツ
ク分配回路網が使用禁止となつても、クロツク信
号線がクロツクの供給を継続する。あるいは、ス
タツク障害はそれ自体をスタツク・オフとするこ
とができる。すなわち、クロツク分配回路網が使
用可能となつても、クロツク信号線がクロツクを
供給しない。第２の型の障害は断続障害と呼ばれ
ることのある交流型の障害である。断続障害と
は、障害が生じ、その後二度と生じないことを意
味する。この障害の例はクロツクの分配に余分の
パルスを生じさせたり、あるいはクロツクの分配
にパルスを欠損させることのあるサージ電力であ
る。それ故、交流型の障害検出は、欠損パルスま
たは余分な「スプリアス」パルスの発生を検出す
るものである。
障害の検出は最も重要なものであるが、同様に
重要なものは障害の分離であつて、修正行動を取
れるようにすることである。換言すれば、障害が
分離して、部品の交換を現場交換装置（FRU）
に限定することである。理想的には、分離した部
分がFRUをひとつだけ交換することを示すこと
である。
重要なものは障害の分離であつて、修正行動を取
れるようにすることである。換言すれば、障害が
分離して、部品の交換を現場交換装置（FRU）
に限定することである。理想的には、分離した部
分がFRUをひとつだけ交換することを示すこと
である。
下記の特許および文献はクロツキング・システ
ム、特にこのようなシステムのテストを対象とす
るものである。
ム、特にこのようなシステムのテストを対象とす
るものである。
1962年９月25日にＡ・Ｗ・ヘイネツク（A.W.
Heineck）に授与された「エラー・チエツク回路
（Error Checking Circuit）」という名称の米国
特許第3056108号。
Heineck）に授与された「エラー・チエツク回路
（Error Checking Circuit）」という名称の米国
特許第3056108号。
1967年10月31日にＪ・Ｓ・Ｊ・ハリソン（J.S.
J.Harrison）に授与された「所定の時間ののち正
規のパルス列の故障を示すための、論理ゲートお
よびカウンタを用いたモニタ（Monitor
Employing Logic Gate and Counter To
Indicate Normal Pulse−Train Failure After
Predetermined Time Interval）」という名称の
米国特許第3350580号。
J.Harrison）に授与された「所定の時間ののち正
規のパルス列の故障を示すための、論理ゲートお
よびカウンタを用いたモニタ（Monitor
Employing Logic Gate and Counter To
Indicate Normal Pulse−Train Failure After
Predetermined Time Interval）」という名称の
米国特許第3350580号。
1969年７月29日にＪ・Ｒ・ハー・ジユニア（J.
R.Hahn，Jr.）に授与された「クロツク・パルス
故障デテクタ（Clock Pulse Failure
Detector）」という名称の米国特許第3458822号。
R.Hahn，Jr.）に授与された「クロツク・パルス
故障デテクタ（Clock Pulse Failure
Detector）」という名称の米国特許第3458822号。
1974年５月５日にＬ・Ｖ・ジヨーンズ・ジユニ
ア（L.V.Jones，Jr.）に授与された「パルス検出
装置（Pulse Detection Arrangement）」という
名称の米国特許第3795867号。
ア（L.V.Jones，Jr.）に授与された「パルス検出
装置（Pulse Detection Arrangement）」という
名称の米国特許第3795867号。
1975年８月12日にＤ・Ｅ・ガオン（D.E.Gaon）
に授与された「タイミング・エラー検出回路
（Timing Error Detection Circuit）」という名
称の米国特許第3899669号。
に授与された「タイミング・エラー検出回路
（Timing Error Detection Circuit）」という名
称の米国特許第3899669号。
1975年９月２日にＰ・Ｒ・ウイリー（P.R.
Wiley）に授与された「周期パルス・チエツク回
路（Periodic Pulse Check Circuit）ｈという名
称の米国特許第3903474号。
Wiley）に授与された「周期パルス・チエツク回
路（Periodic Pulse Check Circuit）ｈという名
称の米国特許第3903474号。
1978年３月28日にＪ・Ｅ・パーソン他（J.E.
Pehrson et al）に授与された「デイジタル・シ
ステムにおけるクロツクの監視（Clock
Supervision In Digital Systems）」という名称
の米国特許第4081662号。
Pehrson et al）に授与された「デイジタル・シ
ステムにおけるクロツクの監視（Clock
Supervision In Digital Systems）」という名称
の米国特許第4081662号。
1978年10月24日にＲ・Ｌ・ロビンソン他（R.L.
Robinson et al）に授与された「双位相コード
化デイジタル・データ用のエラー検出および表示
システム（Error Detection And Indication
System For Bi−Phase Encoded Digital
Data）」という名称の米国特許第4122441号。
Robinson et al）に授与された「双位相コード
化デイジタル・データ用のエラー検出および表示
システム（Error Detection And Indication
System For Bi−Phase Encoded Digital
Data）」という名称の米国特許第4122441号。
1979年３月13日にＥ・Ｃ・ピシオツタ他（E.C.
Pisciotta et al）に授与された「別個の導線上の
クロツク信号を監査するための非同期妥当性チエ
ツク・システムおよび方法（Asynchronous
Validity Checking System And Method For
Monitoring Clock Signals On Separate
Electrical Conductors）」という名称の米国特許
第4144448号。
Pisciotta et al）に授与された「別個の導線上の
クロツク信号を監査するための非同期妥当性チエ
ツク・システムおよび方法（Asynchronous
Validity Checking System And Method For
Monitoring Clock Signals On Separate
Electrical Conductors）」という名称の米国特許
第4144448号。
1979年９月18日にＫ・フクオカ他（K.
Fukuoka et al）に授与された「コード検出回路
（Code Detection Circuit）」という名称の米国特
許第4168487号。
Fukuoka et al）に授与された「コード検出回路
（Code Detection Circuit）」という名称の米国特
許第4168487号。
1982年12月７日にＤ・Ｒ・スターン（D.R.
Stern）に授与された「クロツク・パルス公差検
証回路（Clock Pulse Tolerance Verification
Circuit）」という名称の米国特許第4362957号。
Stern）に授与された「クロツク・パルス公差検
証回路（Clock Pulse Tolerance Verification
Circuit）」という名称の米国特許第4362957号。
1983年７月５日にＤ・Ｍ・クール（D.M.Cool）
に授与された「多重源クロツク・コード化通信エ
ラー検出回路（Multiple Source Clock
Encoded Communications Error Detection
Circuit）」という名称の米国特許第4392226号。
に授与された「多重源クロツク・コード化通信エ
ラー検出回路（Multiple Source Clock
Encoded Communications Error Detection
Circuit）」という名称の米国特許第4392226号。
1985年３月26日にＢ・Ｊ・プロクタ（B.J.
Procter）に授与された「データ処理システム
（Data Processing System）」という名称の米国
特許第4507784号。
Procter）に授与された「データ処理システム
（Data Processing System）」という名称の米国
特許第4507784号。
1985年９月17日にＧ・Ｓ・ブカナン他（G.S.
Buchanan et al）に授与された「クロツク分配
回路網の障害テスト（Fault Testing Ａ Clock
Distribution Network）」という名称の米国特許
第4542509号。
Buchanan et al）に授与された「クロツク分配
回路網の障害テスト（Fault Testing Ａ Clock
Distribution Network）」という名称の米国特許
第4542509号。
Ｋ・Ｅ・デイミトリ（K.E.Dimitri）による
「LSSDシフト・レジスタ・ストリングの遅延テ
ストおよび診断（Deray Testing And
Diagnosis of LSSD Shift Register Strings）」、
IBMテクニカル・デイスクロージヤ・ブルテン、
Vol.20、No.１、1977年６月、307−12ページ。
「LSSDシフト・レジスタ・ストリングの遅延テ
ストおよび診断（Deray Testing And
Diagnosis of LSSD Shift Register Strings）」、
IBMテクニカル・デイスクロージヤ・ブルテン、
Vol.20、No.１、1977年６月、307−12ページ。
Ｅ・Ｊ・ハーセグ他（E.J.Herceg et al）によ
る「システム発振器用の完全な障害検出および障
害発見（Complete Fault Detection and Fault
Location For System Oscillator）」、IBMテク
ニカル・デイスクロージヤ・ブルテン、Vol.22、
No.１、1979年６月、80−１ページ。
る「システム発振器用の完全な障害検出および障
害発見（Complete Fault Detection and Fault
Location For System Oscillator）」、IBMテク
ニカル・デイスクロージヤ・ブルテン、Vol.22、
No.１、1979年６月、80−１ページ。
Ｐ・Ｈ・ジエームズ（P.H.James）による「重
畳多相クロツクにおける異常検出（Anomaly
Detection In Overlapping Multiphase
Clcok）」、IBMテクニカル・デイスクロージヤ・
ブルテン、Vol.22、No.２、1979年７月、792−３
ページ。
畳多相クロツクにおける異常検出（Anomaly
Detection In Overlapping Multiphase
Clcok）」、IBMテクニカル・デイスクロージヤ・
ブルテン、Vol.22、No.２、1979年７月、792−３
ページ。
Ｐ・Ｋ・Ｈ・カム（P.K.H.Kam）による「ク
ロツク稼働検出回路（Clock Running
Detector）」、IBMテクニカル・デイスクロージ
ヤ・ブルテン、Vol.22、No.11、1980年４月、4866
ページ。
ロツク稼働検出回路（Clock Running
Detector）」、IBMテクニカル・デイスクロージ
ヤ・ブルテン、Vol.22、No.11、1980年４月、4866
ページ。
米国特許第4542509号はシステム発振器から複
数個のクロツク信号線にクロツク信号を分岐する
クロツク分配回路網の障害テストを行なうための
装置を開示している。障害テスト・システムは内
部に論理値（２進数の“１”または“０”）を記
憶するテスト・ラツチ、およびクロツク信号のい
ずれかひとつをテスト・ラツチに接続するための
デコーダを含んでいる。また、入力に第１論理値
を記憶するための手段も設けられている。クロツ
ク分配回路網を使用可能とし、これによつてテス
ト対象のクロツク信号線が適正に動作している場
合に、テスト・ラツチを介して第２論理値を伝搬
し（すなわち、スタツク・オフしていない）、か
つクロツク分配回路網を使用禁止とし、テスト対
象のクロツク信号線が適正に動作している場合
に、第２論理値がテスト・ラツチを介して伝搬し
ない（すなわち、スタツク・オンしていない）よ
うにする手段が設けられている。
数個のクロツク信号線にクロツク信号を分岐する
クロツク分配回路網の障害テストを行なうための
装置を開示している。障害テスト・システムは内
部に論理値（２進数の“１”または“０”）を記
憶するテスト・ラツチ、およびクロツク信号のい
ずれかひとつをテスト・ラツチに接続するための
デコーダを含んでいる。また、入力に第１論理値
を記憶するための手段も設けられている。クロツ
ク分配回路網を使用可能とし、これによつてテス
ト対象のクロツク信号線が適正に動作している場
合に、テスト・ラツチを介して第２論理値を伝搬
し（すなわち、スタツク・オフしていない）、か
つクロツク分配回路網を使用禁止とし、テスト対
象のクロツク信号線が適正に動作している場合
に、第２論理値がテスト・ラツチを介して伝搬し
ない（すなわち、スタツク・オンしていない）よ
うにする手段が設けられている。
Ｃ 発明が解決しようとする問題点
この発明の主たる目的は、データ処理装置等の
クロツク分配回路網の障害テストを行なうための
回路を提供することである。
クロツク分配回路網の障害テストを行なうための
回路を提供することである。
この発明の他の目的は、特定のクロツク信号線
に対するクロツク分配回路網の障害を分離するた
めの回路を提供することである。
に対するクロツク分配回路網の障害を分離するた
めの回路を提供することである。
この発明の他の目的は、外部基準クロツクを必
要としないクロツク分配回路網の直流および交流
の障害テストを行なうための障害検出回路を提供
することである。
要としないクロツク分配回路網の直流および交流
の障害テストを行なうための障害検出回路を提供
することである。
本発明の他の目的は、クロツク分配回路網にお
いて、疑似（スプリアス）パルス、欠損パルスお
よびスタツク障害を検出する回路を提供すること
である。
いて、疑似（スプリアス）パルス、欠損パルスお
よびスタツク障害を検出する回路を提供すること
である。
Ｄ 問題点を解決するための手段
本発明の前提をなすクロツク分配回路網におけ
る提案された障害検出回路では、テスト対象のク
ロツク線毎にラツチ回路を設け、その第１の入力
にはクロツク線を接続し、第２の入力には、ラツ
チ回路の出力を反転遅延してフイードバツクした
ループ端を接続し、各ラツチ回路の各出力が、す
べて、時間関係で一致するか否かにより欠損パル
ス、疑似パルスなどの交流障害の有無を判定する
ものである。このような提案された検出回路自体
は、テスト対象のクロツクが論理“０”または
“１”に固定されたスタツク誤り、すなわち固定
故障の状態のときは、適正に動作しない。具体的
には、スタツク・オフ状態の場合は、ラツチ回路
を切換えるクロツク信号が供給されないので、誤
り状態を表示する可能性は50％になる。他方、ス
タツク・オン状態の場合には、信号がラツチ回路
およびフイードバツク・ループ中を伝播する時間
に対応する周波数でラツチ回路が発振する傾向に
ある。スタツク・オフおよびスタツク・オンのい
ずれの状態も、上記検出回路にとつては、好まし
くはなく可避されるべき状態である。従つて、上
記検出回路の信頼性を改善するためには、スタツ
ク・オンおよびスタツク・オフの直流障害テスト
が上記検出回路による交流障害の動的なチエツク
に先立つて実行されなければならない。
る提案された障害検出回路では、テスト対象のク
ロツク線毎にラツチ回路を設け、その第１の入力
にはクロツク線を接続し、第２の入力には、ラツ
チ回路の出力を反転遅延してフイードバツクした
ループ端を接続し、各ラツチ回路の各出力が、す
べて、時間関係で一致するか否かにより欠損パル
ス、疑似パルスなどの交流障害の有無を判定する
ものである。このような提案された検出回路自体
は、テスト対象のクロツクが論理“０”または
“１”に固定されたスタツク誤り、すなわち固定
故障の状態のときは、適正に動作しない。具体的
には、スタツク・オフ状態の場合は、ラツチ回路
を切換えるクロツク信号が供給されないので、誤
り状態を表示する可能性は50％になる。他方、ス
タツク・オン状態の場合には、信号がラツチ回路
およびフイードバツク・ループ中を伝播する時間
に対応する周波数でラツチ回路が発振する傾向に
ある。スタツク・オフおよびスタツク・オンのい
ずれの状態も、上記検出回路にとつては、好まし
くはなく可避されるべき状態である。従つて、上
記検出回路の信頼性を改善するためには、スタツ
ク・オンおよびスタツク・オフの直流障害テスト
が上記検出回路による交流障害の動的なチエツク
に先立つて実行されなければならない。
本発明による直流および交流の障害テストのた
めの検出回路は、上記の提案された検出回路を、
直流障害テストに適合するように変更したもので
あり、第１の発明は、直流および交流の各障害の
有無の判定に関するものであり、他方、第２の発
明は、主および従のラツチを１組としてシフト・
レジスタのラツチ段を構成させ、誤りを、LSSD
手法により、判定できるようにした発明である。
これらの発明の構成は、次の通りである。
めの検出回路は、上記の提案された検出回路を、
直流障害テストに適合するように変更したもので
あり、第１の発明は、直流および交流の各障害の
有無の判定に関するものであり、他方、第２の発
明は、主および従のラツチを１組としてシフト・
レジスタのラツチ段を構成させ、誤りを、LSSD
手法により、判定できるようにした発明である。
これらの発明の構成は、次の通りである。
１ テスト・データ入力、テスト対象クロツク線
からのクロツク入力、走査データ入力および走
査クロツク入力のための各入力部ならびに出力
部を、各クロツク信号線に対して、設けた複数
のラツチ回路と、 該、各ラツチ回路の上記出力部に接続され、
該出力部からの出力信号を遅延して上記各テス
ト・データ入力部へフイード・バツクするため
の複数の反転遅延回路と、 交流障害テストの初期設定処理の間および直
流障害テストのスタツク・オン・テスト処理の
間、すべてのクロツク供給を停止させるための
供給禁止手段と、 上記各ラツチ回路の各出力部に、各々、接続
された複数の入力部を有し、上記クロツク信号
の１個以上が誤りのとき誤り信号を発生するた
めの誤り集収手段とを備え、 該誤り集収手段は、直流障害テストの間、各
ラツチ回路におけるテスト・データおよび走査
データを各入力２進値と出力２進値の相関関係
に従つて各テスト対象クロツク線毎にスタツ
ク・オンおよびスタツク・オフの各障害の有無
を検出する一方、交流障害テストの間、各ラツ
チ回路の各出力２進値がすべて同一であるか否
かに従つて障害の有無を検出する事を特徴とす
るクロツク線の直流および交流の障害テストの
ためのクロツク障害検出回路。
からのクロツク入力、走査データ入力および走
査クロツク入力のための各入力部ならびに出力
部を、各クロツク信号線に対して、設けた複数
のラツチ回路と、 該、各ラツチ回路の上記出力部に接続され、
該出力部からの出力信号を遅延して上記各テス
ト・データ入力部へフイード・バツクするため
の複数の反転遅延回路と、 交流障害テストの初期設定処理の間および直
流障害テストのスタツク・オン・テスト処理の
間、すべてのクロツク供給を停止させるための
供給禁止手段と、 上記各ラツチ回路の各出力部に、各々、接続
された複数の入力部を有し、上記クロツク信号
の１個以上が誤りのとき誤り信号を発生するた
めの誤り集収手段とを備え、 該誤り集収手段は、直流障害テストの間、各
ラツチ回路におけるテスト・データおよび走査
データを各入力２進値と出力２進値の相関関係
に従つて各テスト対象クロツク線毎にスタツ
ク・オンおよびスタツク・オフの各障害の有無
を検出する一方、交流障害テストの間、各ラツ
チ回路の各出力２進値がすべて同一であるか否
かに従つて障害の有無を検出する事を特徴とす
るクロツク線の直流および交流の障害テストの
ためのクロツク障害検出回路。
２ テスト・データ入力、テスト対象クロツク線
からのクロツク入力、走査データ入力および走
査クロツク入力のための各入力部ならびに出力
部を、各クロツク信号線に対して、設けた複数
のラツチ回路と、 該各ラツチ回路の上記出力部に接続され、該
出力部からの出力信号を反転遅延して上記各テ
スト・データ入力部へフイード・バツクするた
めの複数の反転遅延回路と、 交流障害テストの初期設定処理の間および直
流障害テストのスタツク・オン・テスト処理の
間、すべてのクロツク供給を停止させるための
供給禁止手段と、 上記各ラツチ回路の各出力部に、各々、接続
された複数の入力部を有し、上記クロツク信号
の１個以上が誤りのとき誤り信号を発生するた
めの誤り集収手段とを備え、 上記各主ラツチ回路は、その出力を入信する
走査データ入力および走査クロツクのための各
入力部ならびに出力部を有する従ラツチ回路を
含み、各主および従のラツチ回路が１組になつ
て他の主および従ラツチ回路組と共に１つのシ
フト・レジスタの各ラツチ段を構成するように
相互接続されている事を特徴とするクロツク線
の直流および交流の障害テストのためのクロツ
ク障害検出回路。
からのクロツク入力、走査データ入力および走
査クロツク入力のための各入力部ならびに出力
部を、各クロツク信号線に対して、設けた複数
のラツチ回路と、 該各ラツチ回路の上記出力部に接続され、該
出力部からの出力信号を反転遅延して上記各テ
スト・データ入力部へフイード・バツクするた
めの複数の反転遅延回路と、 交流障害テストの初期設定処理の間および直
流障害テストのスタツク・オン・テスト処理の
間、すべてのクロツク供給を停止させるための
供給禁止手段と、 上記各ラツチ回路の各出力部に、各々、接続
された複数の入力部を有し、上記クロツク信号
の１個以上が誤りのとき誤り信号を発生するた
めの誤り集収手段とを備え、 上記各主ラツチ回路は、その出力を入信する
走査データ入力および走査クロツクのための各
入力部ならびに出力部を有する従ラツチ回路を
含み、各主および従のラツチ回路が１組になつ
て他の主および従ラツチ回路組と共に１つのシ
フト・レジスタの各ラツチ段を構成するように
相互接続されている事を特徴とするクロツク線
の直流および交流の障害テストのためのクロツ
ク障害検出回路。
次に、本発明によるクロツク障害検出回路の動
作の概要について説明する。
作の概要について説明する。
クロツクが処理装置の回路網に適正に到達する
ことを確実とするため、スタツク障害テストがク
ロツク分配回路網内の多数の点で行なわれる。分
配回路網内のさまざまな点に、“１”（不作動／オ
フ）状態のスタツクか否かまたは“０”（作動／
オン）状態のスタツクか否かをテストするため
の、ハードウエアが付加されている。「オン」お
よび「オフ」の２進定義は実施例によつて左右さ
れるものであることに、留意されたい。利用され
る実際のハードウエア機構は本質的に、データ入
力が２進“０”などの固定論理レベルに接続され
ている、シフト・レジスタ・ラツチ（LSSD環境
においては、SRL）である。操作卓の制御によ
つて、テスト手順が遂行される。この手順は
“０”状態のスタツクのクロツクか否かを先ずテ
ストし、次いで“１”状態のスタツクのクロツク
か否かをテストするものである。このテストを処
理装置の回路網とのインターフエースまでのクロ
ツク回路網におけるあらゆるクロツクに対して行
なつてから、データ処理動作を開始する。
ことを確実とするため、スタツク障害テストがク
ロツク分配回路網内の多数の点で行なわれる。分
配回路網内のさまざまな点に、“１”（不作動／オ
フ）状態のスタツクか否かまたは“０”（作動／
オン）状態のスタツクか否かをテストするため
の、ハードウエアが付加されている。「オン」お
よび「オフ」の２進定義は実施例によつて左右さ
れるものであることに、留意されたい。利用され
る実際のハードウエア機構は本質的に、データ入
力が２進“０”などの固定論理レベルに接続され
ている、シフト・レジスタ・ラツチ（LSSD環境
においては、SRL）である。操作卓の制御によ
つて、テスト手順が遂行される。この手順は
“０”状態のスタツクのクロツクか否かを先ずテ
ストし、次いで“１”状態のスタツクのクロツク
か否かをテストするものである。このテストを処
理装置の回路網とのインターフエースまでのクロ
ツク回路網におけるあらゆるクロツクに対して行
なつてから、データ処理動作を開始する。
クロツク信号線のスタツク障害テストを行なう
ため、すべてのクロツクを先ず使用禁止とし（不
作動状態にし）、テスト対象の特定のクロツクを
テストSRLからゲートする。次いで、テスト
SRLを走査してテストSRLに既知の値を入力し、
同時に上記既知の値の反対の値をSRLのデー
タ・イン・ポートに印加する。たとえば、走査デ
ータ・イン・ポートを走査して該ポートに２進
“０”を入力するとともに、２進“１”をデー
タ・イン・ポートに印加する。クロツク・システ
ムを使用禁止とした場合、テスト対象のクロツク
線はテストSRLにゲートされる。若干の時間の
のち、テストSRLに対するクロツクがゲート・
オフされ、テストSRLの値が走査される。デー
タ・イン・ポートの値がSRLへ伝搬することに
よつて、SRLの値が状態を変化させた場合、こ
の例においては、２進“０”から“１”へ変化し
た場合、テスト対象のクロツクがスタツク・オン
とならなければならない。しかしながら、SRL
のデータが変化しない場合には、クロツクがスタ
ツク・オンとならないということのみが確かめら
れる。
ため、すべてのクロツクを先ず使用禁止とし（不
作動状態にし）、テスト対象の特定のクロツクを
テストSRLからゲートする。次いで、テスト
SRLを走査してテストSRLに既知の値を入力し、
同時に上記既知の値の反対の値をSRLのデー
タ・イン・ポートに印加する。たとえば、走査デ
ータ・イン・ポートを走査して該ポートに２進
“０”を入力するとともに、２進“１”をデー
タ・イン・ポートに印加する。クロツク・システ
ムを使用禁止とした場合、テスト対象のクロツク
線はテストSRLにゲートされる。若干の時間の
のち、テストSRLに対するクロツクがゲート・
オフされ、テストSRLの値が走査される。デー
タ・イン・ポートの値がSRLへ伝搬することに
よつて、SRLの値が状態を変化させた場合、こ
の例においては、２進“０”から“１”へ変化し
た場合、テスト対象のクロツクがスタツク・オン
とならなければならない。しかしながら、SRL
のデータが変化しない場合には、クロツクがスタ
ツク・オンとならないということのみが確かめら
れる。
スタツク・オフ・クロツクの有無をテストする
ため、クロツクのゲートが再度停止され、テスト
SRLを走査して該SRLに２進“０”を入力する。
次いで、クロツク線がゲートされ、クロツクが少
なくとも１回サイクルする（ひとつまたはそれ以
上のパルスがリリースされる）。次いで、クロツ
クのゲートが停止され、テストSRLの走査が停
止される。ラツチの値が状態を変更し、最初のテ
ストでのスタツク・オンの可能性が無くなつた場
合、クロツクは適正に作動していると判断され
る。しかしながら、SRLの値が状態を変更しな
い場合には、クロツクがスタツク・オフしている
と判断される。
ため、クロツクのゲートが再度停止され、テスト
SRLを走査して該SRLに２進“０”を入力する。
次いで、クロツク線がゲートされ、クロツクが少
なくとも１回サイクルする（ひとつまたはそれ以
上のパルスがリリースされる）。次いで、クロツ
クのゲートが停止され、テストSRLの走査が停
止される。ラツチの値が状態を変更し、最初のテ
ストでのスタツク・オンの可能性が無くなつた場
合、クロツクは適正に作動していると判断され
る。しかしながら、SRLの値が状態を変更しな
い場合には、クロツクがスタツク・オフしている
と判断される。
グリツチ（glitch）の発生は望ましくないもの
であつて、ラツチを不適正にセツトさせるに十分
なものであり、通常まれに、かつランダムに生じ
るものである。グリツチはスタツク障害とは定義
されない。一般的には、グリツチは交流障害であ
るが、スタツク障害は直流障害である。クロツク
交流エラー検出回路がこの発明によつて、この発
生を検出するために提供される。グリツチはクロ
ツクがひとつだけ発生すべきときに、２つのクロ
ツクを生じさせたり（余分なパルス）、クロツク
がひとつ発生すべきときに、クロツクを省いたり
する（パルスの欠損）ものである。これらはいず
れも、誤つたデータをラツチに捕捉させるもので
あつて、機械はこのエラー状態のため停止するこ
とになる。交流障害を検出する回路は本質的に、
所定の遅延を有するフイードバツク回路を含むシ
フト・レジスタ・ラツチ（SRL）である。テス
トSRLは走査によつて、既知の状態、たとえば
２進“１”にプリセツトされる。このことは検出
回路の出力およびデータ・イン・ポートを２進
“０”にセツトする。最初に発生したシステム・
クロツク（テスト対象クロツク）はSRLを２進
“０”に反転させ出力に２進“１”を生じさせる。
次に発生したSRLを最初の状態である２進“１”
に戻す。このトグル動作はその後の各サイクルで
発生する。十分な量のフイードバツク遅延が含ま
れており、潜在的な競争状態（実施例によつて異
なる）が無効なデータをテストSRLに記憶させ
ないようにしている。
であつて、ラツチを不適正にセツトさせるに十分
なものであり、通常まれに、かつランダムに生じ
るものである。グリツチはスタツク障害とは定義
されない。一般的には、グリツチは交流障害であ
るが、スタツク障害は直流障害である。クロツク
交流エラー検出回路がこの発明によつて、この発
生を検出するために提供される。グリツチはクロ
ツクがひとつだけ発生すべきときに、２つのクロ
ツクを生じさせたり（余分なパルス）、クロツク
がひとつ発生すべきときに、クロツクを省いたり
する（パルスの欠損）ものである。これらはいず
れも、誤つたデータをラツチに捕捉させるもので
あつて、機械はこのエラー状態のため停止するこ
とになる。交流障害を検出する回路は本質的に、
所定の遅延を有するフイードバツク回路を含むシ
フト・レジスタ・ラツチ（SRL）である。テス
トSRLは走査によつて、既知の状態、たとえば
２進“１”にプリセツトされる。このことは検出
回路の出力およびデータ・イン・ポートを２進
“０”にセツトする。最初に発生したシステム・
クロツク（テスト対象クロツク）はSRLを２進
“０”に反転させ出力に２進“１”を生じさせる。
次に発生したSRLを最初の状態である２進“１”
に戻す。このトグル動作はその後の各サイクルで
発生する。十分な量のフイードバツク遅延が含ま
れており、潜在的な競争状態（実施例によつて異
なる）が無効なデータをテストSRLに記憶させ
ないようにしている。
障害が余分なパルスまたはパルスの欠損として
作用するのであるから、検出回路は「予期される
状態」と逆な状態となる。余分なパルスの場合、
検出回路は２回トグルし、欠損パルスの場合に
は、検出回路はトグルしない。予期される状態
と、障害を示す検出回路の実際の状態との間に相
違が生じる。
作用するのであるから、検出回路は「予期される
状態」と逆な状態となる。余分なパルスの場合、
検出回路は２回トグルし、欠損パルスの場合に
は、検出回路はトグルしない。予期される状態
と、障害を示す検出回路の実際の状態との間に相
違が生じる。
交流型および直流型の障害検出回路を、どちら
のテストを行なうのかを区別する制御機構によつ
て、ひとつの回路に組み込むことができる。
のテストを行なうのかを区別する制御機構によつ
て、ひとつの回路に組み込むことができる。
Ｅ 実施例
第２図には、データ処理装置が略示されてい
る。データ処理装置５は複数個の論理回路網４を
含んでおり、これらの回路網の各々は個々のデー
タ処理機能を行なうため数千個の倫理ゲートを含
んでいる。論理回路網はラツチおよびチツプのア
レイを含んでいることもある。大型のデータ処理
装置は数百個のこのような論理回路網を含んでい
ることがある。クロツク分配回路網２は発振器１
に接続されている。クロツク分配回路網２は発振
器の信号から導かれるクロツク・タイミング・パ
ルスを、クロツク分配線３を介して、データ処理
装置全体の論理回路の各々に分配する。
る。データ処理装置５は複数個の論理回路網４を
含んでおり、これらの回路網の各々は個々のデー
タ処理機能を行なうため数千個の倫理ゲートを含
んでいる。論理回路網はラツチおよびチツプのア
レイを含んでいることもある。大型のデータ処理
装置は数百個のこのような論理回路網を含んでい
ることがある。クロツク分配回路網２は発振器１
に接続されている。クロツク分配回路網２は発振
器の信号から導かれるクロツク・タイミング・パ
ルスを、クロツク分配線３を介して、データ処理
装置全体の論理回路の各々に分配する。
第３図は、クロツク分配回路網２を詳細に示す
図面である。クロツク分配回路網２は発振器１か
ら複数本のクロツク分配線３への分岐回路網であ
る。クロツク分配回路網２は複数個のクロツク分
配チツプ８を含んでいる。各クロツク・チツプの
出力を以下において、クロツク信号線７と呼ぶ。
クロツク信号線７のなかには、クロツク分配回路
網２のものがある（たとえば、クロツク・チツプ
１０とクロツク・チツプ１１を接続するクロツク
信号線７）。一方、クロツク分配回路網２を論理
回路網４に接続するクロツク分配網３を形成して
いるクロツク信号線７もある（たとえば、クロツ
ク・チツプ１３を回路網Ａに接続するクロツク信
号線７）。クロツク分配回路網２の障害テストを
行ない、かつ特定のクロツク信号線７に対する障
害を分離するために、各クロツク信号線を直流ス
タツク障害（たとえば、スタツク・オンまたはオ
フ）および交流障害（たとえば、欠損パルスまた
は余分なパルス）の両方について、テストしなけ
ればならない。
図面である。クロツク分配回路網２は発振器１か
ら複数本のクロツク分配線３への分岐回路網であ
る。クロツク分配回路網２は複数個のクロツク分
配チツプ８を含んでいる。各クロツク・チツプの
出力を以下において、クロツク信号線７と呼ぶ。
クロツク信号線７のなかには、クロツク分配回路
網２のものがある（たとえば、クロツク・チツプ
１０とクロツク・チツプ１１を接続するクロツク
信号線７）。一方、クロツク分配回路網２を論理
回路網４に接続するクロツク分配網３を形成して
いるクロツク信号線７もある（たとえば、クロツ
ク・チツプ１３を回路網Ａに接続するクロツク信
号線７）。クロツク分配回路網２の障害テストを
行ない、かつ特定のクロツク信号線７に対する障
害を分離するために、各クロツク信号線を直流ス
タツク障害（たとえば、スタツク・オンまたはオ
フ）および交流障害（たとえば、欠損パルスまた
は余分なパルス）の両方について、テストしなけ
ればならない。
第４図は、クロツク分配チツプ８の詳細と、各
クロツク信号線７をこの発明にしたがつてテスト
する態様を説明するものである。クロツク分配チ
ツプ８はクロツク・チツプの入力が印加される複
数個の受信器１５と、各々がクロツク信号線７を
駆動する複数個のドライバ１６を含んでいう。第
４図に示すように、ひとつと受信器１５が２つの
ドライバ１６に分岐している。しかしながら、異
なる分岐構成を用いてもかまわないことが、当技
術分野の技術者に認識されよう。また、当技術分
野の技術者には、障害テストを第４図に示すよう
にドライバ１６の出力で行なうのではなく、受信
器１５の出力で行なえることも認識されよう。受
信器１５の出力で障害テストを行なうことは、テ
ストしなければならない線の数を減らすが、特定
のクロツク信号線７に対する障害を分離する能力
も減らすものである。この発明によれば、各クロ
ツク分配チツプ８の各クロツク信号線７は、クロ
ツク障害検出回路１７によつて、直流および交流
両方の障害についてテストされる。直流型の障害
に対するクロツク信号線７、障害テストの詳細を
以下に説明し、この後交流型の障害に対するクロ
ツク信号線７の障害テストの説明を行なう。
クロツク信号線７をこの発明にしたがつてテスト
する態様を説明するものである。クロツク分配チ
ツプ８はクロツク・チツプの入力が印加される複
数個の受信器１５と、各々がクロツク信号線７を
駆動する複数個のドライバ１６を含んでいう。第
４図に示すように、ひとつと受信器１５が２つの
ドライバ１６に分岐している。しかしながら、異
なる分岐構成を用いてもかまわないことが、当技
術分野の技術者に認識されよう。また、当技術分
野の技術者には、障害テストを第４図に示すよう
にドライバ１６の出力で行なうのではなく、受信
器１５の出力で行なえることも認識されよう。受
信器１５の出力で障害テストを行なうことは、テ
ストしなければならない線の数を減らすが、特定
のクロツク信号線７に対する障害を分離する能力
も減らすものである。この発明によれば、各クロ
ツク分配チツプ８の各クロツク信号線７は、クロ
ツク障害検出回路１７によつて、直流および交流
両方の障害についてテストされる。直流型の障害
に対するクロツク信号線７、障害テストの詳細を
以下に説明し、この後交流型の障害に対するクロ
ツク信号線７の障害テストの説明を行なう。
第１図は、第４図のクロツク障害検出回路１７
の詳細を示すものである。第１図に示すように、
主ラツチ２５および従属ラツチ２６を含む主従ラ
ツチを使用して、クロツク信号線７のテストを行
なう。主従ラツチは処理装置内の他の主従ラツチ
とともにシフト・レジスタに組み込めるという利
点を有している。主ラツチ２５は主ラツチヘシス
トされるべき走査データのための走査データ入力
線２８，該走査データ入力の主ラツチへのシフト
を制御するための走査クロツクＡを搬送する走査
クロツク入力線２９、データ入力線３３およびク
ロツク入力線７に、各々、接続されている（第１
Ａ図）。第１図に図示されているように、上記テ
スト入力線３３は、テスト・モード信号線１８お
よび主ラツチ２５の出力を反転遅延回路２７を介
してフイードバツクするフイードバツク線を、
各々、入力とするORゲート２４の出力に接続さ
れている。上記クロツク入力は、１群のクロツク
線７のうちのテスト対象の特定のクロツク線７お
よびスタツク障害テスト時に選択的に印加される
クロツク・ブロツク信号のためのクロツク・ブロ
ツク線３１を、各々、入力とするORゲート２２
の出力に接続されている。従属ラツチ２６は、主
ラツチ２５の出力１９に接続され、走査クロツク
入力線３０上の走査クロツクＢの制御の下に記憶
データを出力線３２上に出力する。
の詳細を示すものである。第１図に示すように、
主ラツチ２５および従属ラツチ２６を含む主従ラ
ツチを使用して、クロツク信号線７のテストを行
なう。主従ラツチは処理装置内の他の主従ラツチ
とともにシフト・レジスタに組み込めるという利
点を有している。主ラツチ２５は主ラツチヘシス
トされるべき走査データのための走査データ入力
線２８，該走査データ入力の主ラツチへのシフト
を制御するための走査クロツクＡを搬送する走査
クロツク入力線２９、データ入力線３３およびク
ロツク入力線７に、各々、接続されている（第１
Ａ図）。第１図に図示されているように、上記テ
スト入力線３３は、テスト・モード信号線１８お
よび主ラツチ２５の出力を反転遅延回路２７を介
してフイードバツクするフイードバツク線を、
各々、入力とするORゲート２４の出力に接続さ
れている。上記クロツク入力は、１群のクロツク
線７のうちのテスト対象の特定のクロツク線７お
よびスタツク障害テスト時に選択的に印加される
クロツク・ブロツク信号のためのクロツク・ブロ
ツク線３１を、各々、入力とするORゲート２２
の出力に接続されている。従属ラツチ２６は、主
ラツチ２５の出力１９に接続され、走査クロツク
入力線３０上の走査クロツクＢの制御の下に記憶
データを出力線３２上に出力する。
スタツク障害テストの間、主ラツチ２５へのク
ロツク入力は、テスト対象のクロツク線上に現わ
れる信号でいる、ORゲート２２を経て主ラツ
チ・クロツク・ドライバ２３を駆動する。このク
ロツク入力の制御の下に、ORゲート２４の出力
であるデータ入力３３が主ラツチへ入力される。
ORゲート２４の他の入力であるクロツク・ブロ
ツク入力３１は、スタツク障害テスト（すなわ
ち、直流障害テスト）の初期設定の間、主ラツチ
２５のセツトに利用する。次に、直流障害テスト
の動作について説明する。
ロツク入力は、テスト対象のクロツク線上に現わ
れる信号でいる、ORゲート２２を経て主ラツ
チ・クロツク・ドライバ２３を駆動する。このク
ロツク入力の制御の下に、ORゲート２４の出力
であるデータ入力３３が主ラツチへ入力される。
ORゲート２４の他の入力であるクロツク・ブロ
ツク入力３１は、スタツク障害テスト（すなわ
ち、直流障害テスト）の初期設定の間、主ラツチ
２５のセツトに利用する。次に、直流障害テスト
の動作について説明する。
スタツク・オン・クロツク（クロツクが常に動
作している）が否かをテストするために、クロツ
ク回路網２が使用禁止されいる間に、第１の値
（たとえば、２進“０”）を走査（シフト）入力２
８（クロツク入力２９によつて制御される）によ
つて、ラツチ２５にシフトする。クロツク回路網
を第１クロツク・チツプ、すなわち発振器１に直
結しているクロツク・チツプ９の禁止入力６（第
２図）によつて使用禁止することができるが、他
を手段を用いてもかまわない。テスト・モード入
力１８に２進“１”を印加することによつて、第
２の反対の論理値（たとえば、２進“２”）を主
ラツチ２５のデータ入力３３で維持する。ラツチ
２５のデータ入力３３はORブロツク２４の出力
である。クロツク回路網を使用禁止とした場合、
データ入力３３における第２の論理値がラツチ２
５にシフトしてはならない。しかしながら、テス
ト対象のクロツク信号線がスタツク・オンである
場合、データが主ラツチ２５がシフトするので、
主ラツチ２５の出力１９は第２の論理値（すなわ
ち、１進“１”）となる。それ故、クロツク回路
網が使用禁止とされているにもかかわらず、主ラ
ツチ２５のデータ入力が出力１９へ伝搬した場
合、テスト対象のクロツク信号線がスタツク・オ
ンであることが確認される。
作している）が否かをテストするために、クロツ
ク回路網２が使用禁止されいる間に、第１の値
（たとえば、２進“０”）を走査（シフト）入力２
８（クロツク入力２９によつて制御される）によ
つて、ラツチ２５にシフトする。クロツク回路網
を第１クロツク・チツプ、すなわち発振器１に直
結しているクロツク・チツプ９の禁止入力６（第
２図）によつて使用禁止することができるが、他
を手段を用いてもかまわない。テスト・モード入
力１８に２進“１”を印加することによつて、第
２の反対の論理値（たとえば、２進“２”）を主
ラツチ２５のデータ入力３３で維持する。ラツチ
２５のデータ入力３３はORブロツク２４の出力
である。クロツク回路網を使用禁止とした場合、
データ入力３３における第２の論理値がラツチ２
５にシフトしてはならない。しかしながら、テス
ト対象のクロツク信号線がスタツク・オンである
場合、データが主ラツチ２５がシフトするので、
主ラツチ２５の出力１９は第２の論理値（すなわ
ち、１進“１”）となる。それ故、クロツク回路
網が使用禁止とされているにもかかわらず、主ラ
ツチ２５のデータ入力が出力１９へ伝搬した場
合、テスト対象のクロツク信号線がスタツク・オ
ンであることが確認される。
テスト対象のクロツク信号が同様の態様で、ス
タツク・オフ（クロツクがまつたく動作しない）
テストされる。第１の論理値（たとえば、２進
“０”）が主ラツチ２５の記憶されるとともに、第
２の論理値（たとえば、２進“１”）がそのデー
タ入力３３で維持される。クロツク分配回路網２
がたとえば線６（第３図）上の信号によつて、使
用可能とされる。主ラツチ２５のデータ入力にお
ける第２の論理値がそのラツチ出力１９へ伝搬し
た場合には、テスト対象のクロツク信号はスタツ
ク・オフにしていない。しかしながら、クロツク
分配回路網が使用可能なときに、第２の論理値が
主ラツチ２５へ伝搬しない場合には、テスト対象
のクロツク信号線はスタツク・オフしていると判
断される。
タツク・オフ（クロツクがまつたく動作しない）
テストされる。第１の論理値（たとえば、２進
“０”）が主ラツチ２５の記憶されるとともに、第
２の論理値（たとえば、２進“１”）がそのデー
タ入力３３で維持される。クロツク分配回路網２
がたとえば線６（第３図）上の信号によつて、使
用可能とされる。主ラツチ２５のデータ入力にお
ける第２の論理値がそのラツチ出力１９へ伝搬し
た場合には、テスト対象のクロツク信号はスタツ
ク・オフにしていない。しかしながら、クロツク
分配回路網が使用可能なときに、第２の論理値が
主ラツチ２５へ伝搬しない場合には、テスト対象
のクロツク信号線はスタツク・オフしていると判
断される。
第５図において、クロツク分配回路網２（第３
図）のスタツク障害は、次のようにしてテストさ
れる。まず、クロツク分配回路網２が、たとえば
禁止信号を線６（第３図）に印加する（ブロツク
４０）ことによつて、使用禁止とされる。クロツ
ク分配回路網禁止信号を印加することにより、発
振器がクロツク分配回路網から事実上切断され
る。次いで、クロツク・ブロツク信号３１（第１
図）が印加される（ブロツク４１）ので、走査手
順中に、主ラツチ２５がセツトされることはな
い。次いで（ブロツク４２）、第１論理値（たと
えば、２進“０”）が走査クロツク入力２９の制
御のもとで、走査入力２８を介して主ラツチ２５
に印加される。第２理論値（たとえば、２進
“１”）テスト・モード信号１８（第１図）に２進
“１”を印加することによつて、主ラツチ２５の
データ入力３３に維持される。
図）のスタツク障害は、次のようにしてテストさ
れる。まず、クロツク分配回路網２が、たとえば
禁止信号を線６（第３図）に印加する（ブロツク
４０）ことによつて、使用禁止とされる。クロツ
ク分配回路網禁止信号を印加することにより、発
振器がクロツク分配回路網から事実上切断され
る。次いで、クロツク・ブロツク信号３１（第１
図）が印加される（ブロツク４１）ので、走査手
順中に、主ラツチ２５がセツトされることはな
い。次いで（ブロツク４２）、第１論理値（たと
えば、２進“０”）が走査クロツク入力２９の制
御のもとで、走査入力２８を介して主ラツチ２５
に印加される。第２理論値（たとえば、２進
“１”）テスト・モード信号１８（第１図）に２進
“１”を印加することによつて、主ラツチ２５の
データ入力３３に維持される。
クロツク・ブロツク信号３１が除去され（ブロ
ツク４３）、テストは少なくとも１クロツク・サ
イクル時間待つてから（ブロツク４４）、クロツ
ク・ブロツク信号を再度印加する（ブロツク４
５）。主ラツチ２５の出力１９は次いで、監視さ
れる（ブロツク４６）。（ブロツク４７）出力が２
進“０”である場合、テスト対象のクロツク信号
線は適正に作動するが、これはクロツクがオフの
場合、２進“１”がラツチへ伝搬しないからであ
る。一方、ラツチ出力が１であれば（ブロツク４
８）、クロツクはスタツク・オンである。
ツク４３）、テストは少なくとも１クロツク・サ
イクル時間待つてから（ブロツク４４）、クロツ
ク・ブロツク信号を再度印加する（ブロツク４
５）。主ラツチ２５の出力１９は次いで、監視さ
れる（ブロツク４６）。（ブロツク４７）出力が２
進“０”である場合、テスト対象のクロツク信号
線は適正に作動するが、これはクロツクがオフの
場合、２進“１”がラツチへ伝搬しないからであ
る。一方、ラツチ出力が１であれば（ブロツク４
８）、クロツクはスタツク・オンである。
クロツクがスタツク・オンしていないと仮定し
て、スタツク・オフ・テストを行なう。ラツチは
再度論理０にセツトされ（ブロツク４９）、クロ
ツク・ブロツク信号が除去される（ブロツク５
０）。テストは次いで、クロツク禁止信号６を除
去することによつて、少なくとも１クロツクの間
（ブロツク５１）クロツク分配回路網を使用可能
とする。クロツクは再度ブロツクされ（ブロツク
５１）、主ラツチ２５の出力１９が監視される
（ブロツク５３）。出力が１の場合（ブロツク５
４）、１がラツチに伝搬しないのであるから、エ
ラーは存在しない（ブロツク５６）。一方、ラツ
チが論理０のままである場合には、クロツクはス
タツク・オフでアリ（ブロツク55）、エラーが存
在する。第５図のテスト順序によつて、テスト対
象のすべてのクロツク線を同時にテストし、テス
ト時間を短かくすることが可能となる。
て、スタツク・オフ・テストを行なう。ラツチは
再度論理０にセツトされ（ブロツク４９）、クロ
ツク・ブロツク信号が除去される（ブロツク５
０）。テストは次いで、クロツク禁止信号６を除
去することによつて、少なくとも１クロツクの間
（ブロツク５１）クロツク分配回路網を使用可能
とする。クロツクは再度ブロツクされ（ブロツク
５１）、主ラツチ２５の出力１９が監視される
（ブロツク５３）。出力が１の場合（ブロツク５
４）、１がラツチに伝搬しないのであるから、エ
ラーは存在しない（ブロツク５６）。一方、ラツ
チが論理０のままである場合には、クロツクはス
タツク・オフでアリ（ブロツク55）、エラーが存
在する。第５図のテスト順序によつて、テスト対
象のすべてのクロツク線を同時にテストし、テス
ト時間を短かくすることが可能となる。
交流障害テスト
交流障害（たとえば、欠損パルスまたは余分の
パルス）はまれに、ランダムに発生する。これら
の型式の障害が一般に再現できないものであるか
ら、これらの障害が発生した場合に、これらを検
出するための検出回路がすべての処理装置サイク
ルで動作していることが肝要である。第１図のク
ロツク障害検出回路は以下のようにして、交流型
の障害についてクロツク信号線をテストする。
パルス）はまれに、ランダムに発生する。これら
の型式の障害が一般に再現できないものであるか
ら、これらの障害が発生した場合に、これらを検
出するための検出回路がすべての処理装置サイク
ルで動作していることが肝要である。第１図のク
ロツク障害検出回路は以下のようにして、交流型
の障害についてクロツク信号線をテストする。
クロツク分配回路網は禁止信号を線６（第３
図）に印加することによつて、使用禁止とされ
る。交流障害テスト中、クロツク・ブロツク信号
３１は印加されない。第１値（たとえば、論理
０）が走査クロツク入力２９の制御のもとで、走
査入力２８を介して主ラツチ２５に印加される。
次いで、論理０がテスト・モード信号１８に印加
される。これは主ラツチ２５の出力１９から、反
転遅延ブロツク２７を通つて、主ラツチ２５のデ
ータ入力３３までのフイードバツク経路を完成す
るものである。それ故、反転フイードバツク経路
は第１論理値と反対の第２論理値（たとえば、論
理１）を、主ラツチ２５のデータ入力３３に印加
させる。この初期設定処理は第４図のすべてのク
ロツク障害検出回路１７で行なわれる。
図）に印加することによつて、使用禁止とされ
る。交流障害テスト中、クロツク・ブロツク信号
３１は印加されない。第１値（たとえば、論理
０）が走査クロツク入力２９の制御のもとで、走
査入力２８を介して主ラツチ２５に印加される。
次いで、論理０がテスト・モード信号１８に印加
される。これは主ラツチ２５の出力１９から、反
転遅延ブロツク２７を通つて、主ラツチ２５のデ
ータ入力３３までのフイードバツク経路を完成す
るものである。それ故、反転フイードバツク経路
は第１論理値と反対の第２論理値（たとえば、論
理１）を、主ラツチ２５のデータ入力３３に印加
させる。この初期設定処理は第４図のすべてのク
ロツク障害検出回路１７で行なわれる。
データ処理装置は線１６から禁止信号を除去す
る。このことによつて、クロツク・パルスがクロ
ツク信号を介して、クロツク分配回路網２へ伝搬
することが可能となる。テスト対象のクロツク信
号線７上にクロツクが初めて発生すると、すべて
の主ラツチ２５は状態を変え、第２論理値（たと
えば、論理１）を記憶する。それ故、検出回路の
出力１９はすべて論理値１に変り、この信号が反
転遅延回路２７へ伝搬したのち主ラツチ２５のデ
ータ入力３３は反対の論理値を取る。LSSD環境
での競争状態を避けるために、十分な時間の遅延
素子（技術によつて左右される）が上記のラツチ
の出力と入力の間に必要である。テスト対象のク
ロツクが次に発生すると、主ラツチ２５は最初の
状態に戻る。それ故、障害のないクロツク動作の
際に、主ラツチ２５はサイクルごとに、論理０と
論理１の間でトグルする。
る。このことによつて、クロツク・パルスがクロ
ツク信号を介して、クロツク分配回路網２へ伝搬
することが可能となる。テスト対象のクロツク信
号線７上にクロツクが初めて発生すると、すべて
の主ラツチ２５は状態を変え、第２論理値（たと
えば、論理１）を記憶する。それ故、検出回路の
出力１９はすべて論理値１に変り、この信号が反
転遅延回路２７へ伝搬したのち主ラツチ２５のデ
ータ入力３３は反対の論理値を取る。LSSD環境
での競争状態を避けるために、十分な時間の遅延
素子（技術によつて左右される）が上記のラツチ
の出力と入力の間に必要である。テスト対象のク
ロツクが次に発生すると、主ラツチ２５は最初の
状態に戻る。それ故、障害のないクロツク動作の
際に、主ラツチ２５はサイクルごとに、論理０と
論理１の間でトグルする。
第４図において、Ｎ個のクロツク障害検出回路
出力１９の各々は、エラー収集論理回路網２０に
供給される。エラー収集論理回路網２０はＮ個の
障害検出回路の出力１９のひとつが、他のＮ−１
個の障害検出回路の出力と反対の状態であるかど
うかを決定することによつて、障害の存在を検出
する。たとえば、入力が偶数個の排他的ORネツ
トワークはこのエラー収集論理に必要な特性を有
するものであるが、これに限定されるものではな
い。すべてのクロツク障害検出回路が同じ２進値
に初期化され、かつ障害のない状態において、す
べてのクロツク障害検出回路が同時にトグルする
のであるから、エラー収集回路網２１の出力は常
に、エラーがないことを示す。テスト対象のＮ本
のクロツク線の１本に、サイクルに対する欠損パ
ルスがある場合、これは対応する主ラツチ２５を
トグルしない。それ故、欠陥のある検出回路出力
１９は他のＮ−１個のクロツク障害検出回路と逆
の状態となる。同様に、テスト対象のＮ本のクロ
ツク線の１本がサイクル中に余分なパルスを有し
ている場合には、その検出回路出力は他のＮ−１
個の検出回路とは順序がずれたものとなる。この
場合も、信号２１はクロツク・エラーを示す。
出力１９の各々は、エラー収集論理回路網２０に
供給される。エラー収集論理回路網２０はＮ個の
障害検出回路の出力１９のひとつが、他のＮ−１
個の障害検出回路の出力と反対の状態であるかど
うかを決定することによつて、障害の存在を検出
する。たとえば、入力が偶数個の排他的ORネツ
トワークはこのエラー収集論理に必要な特性を有
するものであるが、これに限定されるものではな
い。すべてのクロツク障害検出回路が同じ２進値
に初期化され、かつ障害のない状態において、す
べてのクロツク障害検出回路が同時にトグルする
のであるから、エラー収集回路網２１の出力は常
に、エラーがないことを示す。テスト対象のＮ本
のクロツク線の１本に、サイクルに対する欠損パ
ルスがある場合、これは対応する主ラツチ２５を
トグルしない。それ故、欠陥のある検出回路出力
１９は他のＮ−１個のクロツク障害検出回路と逆
の状態となる。同様に、テスト対象のＮ本のクロ
ツク線の１本がサイクル中に余分なパルスを有し
ている場合には、その検出回路出力は他のＮ−１
個の検出回路とは順序がずれたものとなる。この
場合も、信号２１はクロツク・エラーを示す。
第６図は、テスト対象のクロツク線に発生する
可能性のある３つの交流の事例のタイミング図で
ある。事例１はテスト対象のクロツクに交流障害
がない場合の検出回路出力を示している。検出回
路出力がサイルクごとにトグルすることに、留意
されたい。事例２は余分なクロツク・パルスＥが
サイクルで生じた場合の検出回路出力を示してい
る。余分のパルスが発生したのち、検出回路主力
は障害のない場合、すなわち事例１の検出回路出
力と逆の状態となることに、留意されたい。最後
に事例３は１サイクルに対して欠損パルスがある
場合の検出回路出力を示している。この場合も、
検出回路出力は障害がない場合の検出回路出力と
逆の状態となる。これらの事例の各々において、
エラー収集回路網２０は、障害が生じているかど
うかを示す。
可能性のある３つの交流の事例のタイミング図で
ある。事例１はテスト対象のクロツクに交流障害
がない場合の検出回路出力を示している。検出回
路出力がサイルクごとにトグルすることに、留意
されたい。事例２は余分なクロツク・パルスＥが
サイクルで生じた場合の検出回路出力を示してい
る。余分のパルスが発生したのち、検出回路主力
は障害のない場合、すなわち事例１の検出回路出
力と逆の状態となることに、留意されたい。最後
に事例３は１サイクルに対して欠損パルスがある
場合の検出回路出力を示している。この場合も、
検出回路出力は障害がない場合の検出回路出力と
逆の状態となる。これらの事例の各々において、
エラー収集回路網２０は、障害が生じているかど
うかを示す。
Ｆ 発明の効果
本発明によれば、外部基準クロツクを必要とせ
ずにクロツク障害を検出できる。
ずにクロツク障害を検出できる。
第１図は、この発明のクロツク障害検出回路の
一実施例を示すブロツク先である。第１Ａ図は、
この発明を実施するためにSRLとして用いるこ
とのできる主ラツチL1および従属ラツチL2を示
す論理回路図である。第２図は、データ処理装置
を示す概略ブロツク図である。第３図は、複数個
のクロツク分配チツプを含んでいる、データ処理
装置の典型的なクロツク分配回路網を示すブロツ
ク図である。第４図は、この発明のクロツク障害
検出回路を含むクロツク分配チツプを示すブロツ
ク図である。第５図は、この発明による回路を使
用してクロツク信号線の直流障害テストを行なう
方法を示すフローチヤートである。第６図は、こ
の発明のクロツク障害検出回路の一実施例の動作
に関連した複数個のクロツク波形を示す波形図で
ある。 ２……クロツク分配回路網、３……クロツク分
配線、７……クロツク信号線、８……クロツク分
配チツプ、１７……クロツク障害検出回路、２５
……主ラツチ、２６…従属ラツチ、２７……反転
遅延回路。
一実施例を示すブロツク先である。第１Ａ図は、
この発明を実施するためにSRLとして用いるこ
とのできる主ラツチL1および従属ラツチL2を示
す論理回路図である。第２図は、データ処理装置
を示す概略ブロツク図である。第３図は、複数個
のクロツク分配チツプを含んでいる、データ処理
装置の典型的なクロツク分配回路網を示すブロツ
ク図である。第４図は、この発明のクロツク障害
検出回路を含むクロツク分配チツプを示すブロツ
ク図である。第５図は、この発明による回路を使
用してクロツク信号線の直流障害テストを行なう
方法を示すフローチヤートである。第６図は、こ
の発明のクロツク障害検出回路の一実施例の動作
に関連した複数個のクロツク波形を示す波形図で
ある。 ２……クロツク分配回路網、３……クロツク分
配線、７……クロツク信号線、８……クロツク分
配チツプ、１７……クロツク障害検出回路、２５
……主ラツチ、２６…従属ラツチ、２７……反転
遅延回路。
Claims (1)
- 【特許請求の範囲】 １ テスト・データ入力、テスト対象クロツク線
からのクロツク入力、走査データ入力および走査
クロツク入力のための各入力部ならびに出力部
を、各クロツク信号線に対して、設けた複数のラ
ツチ回路と、 該各ラツチ回路の上記出力部に接続され、該出
力部からの出力信号を反転遅延して上記各テス
ト・データ入力部へフイード・バツクするための
複数の反転遅延回路と、 交流障害テストの初期設定処理の間および直流
障害テストのスタツク・オン・テスト処理の間、
すべてのクロツク供給を停止させるための供給禁
止手段と、 上記各ラツチ回路の各出力部に、各々、接続さ
れた複数の入力部を有し、上記クロツク信号の１
個以上が誤りのとき誤り信号を発生するための誤
り収集手段とを備え、 該誤り集収手段は、直流障害テストの間、各ラ
ツチ回路におけるテスト・データおよび走査デー
タを各入力２進値と出力２進値の相関関係に従つ
て各テスト対象クロツク線毎にスタツク・オンお
よびスタツク・オフの各障害の有無を検出する一
方、交流障害テストの間、各ラツチ回路の各出力
２進値がすべて同一であるか否かに従つて障害の
有無を検出する事を特徴とするクロツク線の直流
および交流の障害テストのためのクロツク障害検
出回路。 ２ 上記テスト・データ入力は、直流障害テスト
および交流障害テストの各テスト・モードを指示
する異なる２進値ならびに上記反転遅延回路から
のフイード・バツク信号を、各々、入力するOR
ゲートの出力に接続されている事を特徴とする特
許請求の範囲第１項に記載したクロツク障害検出
回路。 ３ 上記クロツク入力は、テスト対象クロツク線
からの信号および直流障害テスト時のクロツク・
ブロツク信号を、各々、入力とするORゲートの
出力に接続されている事を特徴とする特許請求の
範囲第１項に記載したクロツク障害検出回路。 ４ テスト・データ入力、テスト対象クロツク線
からのクロツク入力、走査データ入力および走査
クロツク入力のための各入力部ならびに出力部
を、各クロツク信号線に対して、設けた複数の主
ラツチ回路と、 該各ラツチ回路の上記出力部に接続され、該出
力部からの出力信号を反転遅延して上記各テス
ト・データ入力部へフイード・バツクするための
複数の反転遅延回路と、 交流障害テストの初期設定処理の間および直流
障害テストのスタツク・オン・テスト処理の間、
すべてのクロツク供給を停止させるための供給禁
止手段と、 上記各主ラツチ回路の各出力部に、各々、接続
された複数の入力部を有し、上記クロツク信号の
１個以上が誤りのとき誤り信号を発生するための
誤り集収手段とを備え、 上記各主ラツチ回路は、その出力を入信する走
査データ入力および走査クロツクＢのための各入
力部ならびに出力部を有する従ラツチ回路を含
み、各主および従のラツチ回路が１組になつて他
の主および従ラツチ回路組と共に１つのシフト・
レジスタの各ラツチ段を構成するように相互接続
されている事を特徴とするクロツク線の直流およ
び交流の障害テストのためのクロツク障害検出回
路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US912289 | 1986-09-29 | ||
| US06/912,289 US4800564A (en) | 1986-09-29 | 1986-09-29 | High performance clock system error detection and fault isolation |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6386009A JPS6386009A (ja) | 1988-04-16 |
| JPH058442B2 true JPH058442B2 (ja) | 1993-02-02 |
Family
ID=25431665
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62117253A Granted JPS6386009A (ja) | 1986-09-29 | 1987-05-15 | クロック障害検出回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4800564A (ja) |
| EP (1) | EP0262330B1 (ja) |
| JP (1) | JPS6386009A (ja) |
| DE (1) | DE3789651T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6428210U (ja) * | 1987-08-10 | 1989-02-20 |
Families Citing this family (35)
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