JPS6386082A - イメ−ジ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明はディジタルフ゛イファレンシャルアナライザ（
ＤＤＡ）方式が適用されたイメージ処理装置に関し、特
にイメージ処理データの端数処理を行なう構成の改良に
関する。

（従来の技術） 近年、イメージ処理を主体にした装置が多く発表されて
おり、その処理の方法にも種々の形が発表されている。

従来、イメージデータをピッ［・中位で直列に処理して
いたが、この場合には処理速度を向上さけることが困難
であった。

そこで、イメージデータをバイト単位で並列処理する装
置について研究並びに開発が進められる状況となってき
ている。

そして、イメージデータをバイト単位で並列処理する構
成をイメージ処理装置に適用する場合には、ＣＲＴｂし
くはプリンタとした表示装置にイメージ処理出力を与え
る関係上、拡大及び縮小の別能を付加することが必須の
要件となる。

更に、イメージデータの一部分を切り出して、その部分
の拡大なり縮小を行なうことが要望される。

そこで、この拡大並びに縮小を並列処理づる手段として
、一般にＤＤＡ方式が使われる。

しかしながら、イメージ処理装置にＤＤＡ方式が適用さ
れた場合には、前）本の切り出しが任意のビット単位で
行なわれるので、イメージ処理データに端数が出る。

（Ｔ？、明が解決しようとする問題点）このようにＤＤ
Ａ方式のイメージ処理装置にあっては、イメージ処理デ
ータに端数が出るから、端数値のデータを正しく出力す
るための処理が必要となる。

しかし、従来のハードウェア構成では、端数値のデータ
を正しく出力するための処理を行なう回路が極めて複雑
となるという不具合があった。

本発明は、上記の事情に鑑みてなされたものであり、そ
の目的は、ＤＤＡ方式を使って拡大、縮小を行なう装置
において、任意ビットでの切り出しがあった場合の端数
値データの処理を正確に行なうことを簡単な回路で実現
することにある。

［発明の構成］ （問題点を解決するための手段） 本発明は上記の目的を達成するため、ＤＤＡ方式が適用
されたイメージ処理装置において、ＤＤＡビットパター
ンを用いてイメージデータの拡大及び縮小処理を行なう
データ変換ゲートと、このデータ変換ゲートに対し端数
処理で変換されたＤＤＡビットパターンを渡す端数処理
ゲートと、前記イメージデータの切り出しスタート及び
エンドビットよりアダーにて検出された端数値からビッ
トパターンを生成し、この端数値のビットパターンを前
記端数処理ゲートに端数処理用として送出するデコーダ
とを具備することを特徴とする。

（作用） このような構成によれば、以下第２図及び第３図を参照
しつつ述べる本発明原理を達成することができる。

第３図はイメージデータを切り出したときの様子を示し
たものである。即ち、これは、任意ビットにイメージデ
ータの切り出しを行なう場合であり、イメージデータ全
領域３１に対し、切り出しスタートビット幅ΔＳと切り
出しエンドビット幅へＥとにより鎖ａ、　ｂで示す如く
バイト境界を定め、イメージデータ全領１！２１におけ
る切り出し領域３２を（ｑだ状態を示している。

こうして切り出された拡大及び縮小に与えられるイメー
ジデータは、第４図の４１で示すように２バイト目の１
．○ビットは無効なデータである。

そこで、ＤＤ八へ路（不図示）から出力されるビットパ
ターンが１／４の縮小とすると、第４図の４２で示すパ
ターンとなり、出力されるデータは１バイト目の４ビツ
ト、０ビツトの位置と、２バイト目の４ビツト、Ｏビッ
トの位置とに１゛′を出力することになる。

しかし、第４図の４１に示すように２バイト目の１ビツ
ト以１ジは無効なデータであるから、２バイト目のＯビ
ットはデータとしては正しくないことになる。

そこで、第３図の切り出し位置の情報△Ｓ（切り出しス
タートビット）、△Ｅ（切り出しエンドビット）から端
数演算を行ない、第４図の４１の２バイト目２ビツトの
位置に端数があることを検出し、第４図の４３に示すよ
うに端数境界を設ける。

よって、２バイト目の２ビツト以後が“１″になるよう
にＤＤ八へットパターンを歪曲して生成し、２バイト目
２ビツトをそのまま出力すれば、端数境界のデータが正
しく出力されることになる。

（実施例） 第１図は本発明に係わるイメージ処理装置の一実施例の
要部を示すブロック図である。

図中、各ゲート１は、入力端子ａから入力されるイメー
ジデータをビットパターンにより拡大及び縮小処理し、
この処理出力を出力端子すから外部へ送出するためのも
のである。

各ゲート２は、入力端子Ｃから入力されるＤＤΔビット
パターンと後述の端数処理により制徨口されるビットパ
ターンとをオアするゲートである。

アダー３は、後）ボする切り出しスタートビット幅△Ｓ
と切り出しエンドビット幅へＥとの差を求めるものであ
る。

デコーダ４は、アダー３により求めた差により第２図に
示すようなビットパターンを出力するものである。

次に動作を説明すると、入力端子ａにはイメージデータ
が４ビット並列に入力されて、ナントゲート１でビット
パターンとの条件がとられ、出力端子すにその処理後の
データが現われる。

そこで、アダー３には入力端子すに切り出しスタートビ
ット△Ｓが入力され、また入力端子ｅに切り出しエンド
ピッ１−△Ｅが入力されて端数値が出力される。この端
数値に従ってデコーダ４が第２図にｆで示すようにセッ
トされ、このデコーダ４のセット出力がゲート２に加わ
る。

一方、入力端子ＣにはＤＤＡ回路からのビットパターン
が入力されているので、これがゲート２に加わるから、
ゲート２において、デコーダ４からの出力が“１″にな
ることにより、強制的にビットパターンが′１”となる
。

従って、ゲート２により端数処理されて“′１パとなっ
たＤＤ・Ａビットパターンがゲート１に加わり、このゲ
ート１においてイメージデータの拡大及び縮小のデータ
処理が行なわれることになる。

なお、デコーダ４の出力が′Ｏ″のビットのときは、入
力端子Ｃからのビットパターンが優先することになる。

［発明の効果］ 以上説明したように、本発明が適用されたイメージ処理
装置であれば、任意ビットに切り出しが行なわれ、拡大
、縮小処理をハードウェア的に実行する装置として、端
数を持って入力されたイメージデータを正しく端数処理
して出力することができる簡単な回路構成のものとなる
。

【図面の簡単な説明】

第１図は本発明に係わるイメージ処理装置の一実施例の
要部を示すブロック図、第２図はデ」−ダのセット内容
を示す図、第３図は切り出したイメージデータのとり方
の状況の説明図、第４図は切り出したイメージデータの
処理状況の説明図である。 １・・・データ変換用のゲート ２・・・端数処理用のゲート ３・・・アダー ４・・・デコーダ

Claims (1)

【特許請求の範囲】
1. （１）ディジタルディファレンシャルアナライザ（ＤＤ
   Ａ）方式が適用されたイメージ処理装置において、ＤＤ
   Ａビットパターンを用いてイメージデータの拡大及び縮
   小処理を行なうデータ変換ゲートと、このデータ変換ゲ
   ートに対し端数処理で変換されたＤＤＡビットパターン
   を渡す端数処理ゲートと、前記イメージデータの切り出
   しスタート及びエンドビットよりアダーにて検出された
   端数値からビットパターンを生成し、この端数値のビッ
   トパターンを前記端数処理ゲートに端数処理用として送
   出するデコーダとを具備することを特徴とするイメージ
   装置。