JPS6386549A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6386549A JPS6386549A JP23183286A JP23183286A JPS6386549A JP S6386549 A JPS6386549 A JP S6386549A JP 23183286 A JP23183286 A JP 23183286A JP 23183286 A JP23183286 A JP 23183286A JP S6386549 A JPS6386549 A JP S6386549A
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- Japan
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- film
- cvd
- semiconductor device
- heat treatment
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
し発明の目的］
（産業上の利用分野）
この発明は、半導体集積回路における導電性配線材料ど
うしの層間絶縁膜として用いられるＣＶＤ −ＳｉＯ２
暎に係わるもので、特にこのＣＶＤ −ＳｉＯ２膜の薄
膜化による絶縁性の劣化を防止できる半導体装置の製造
方法に関する。
うしの層間絶縁膜として用いられるＣＶＤ −ＳｉＯ２
暎に係わるもので、特にこのＣＶＤ −ＳｉＯ２膜の薄
膜化による絶縁性の劣化を防止できる半導体装置の製造
方法に関する。
（従来の技術）
一般に、半導体集積回路における導電性配線材料どうし
の層間絶縁膜としてはＣＶＤ −ＳｉＯ□膜が用いられ
ており、各配線層間のコンタクト部は例えば第３図（ｍ
）〜（ｄ）に示すようにして形成される。
の層間絶縁膜としてはＣＶＤ −ＳｉＯ□膜が用いられ
ており、各配線層間のコンタクト部は例えば第３図（ｍ
）〜（ｄ）に示すようにして形成される。
すなわち、まず（１）図に示すように半導体基板１１上
にＭｌの絶縁液１１１２を形成した後、上記半導体基板
ｌＪ中に拡散層１３を選択的に形成する。
にＭｌの絶縁液１１１２を形成した後、上記半導体基板
ｌＪ中に拡散層１３を選択的に形成する。
そして、上記第１の絶縁被膜１２上に第１のＣＶＤ−Ｓ
ｉＯ２ｇ１１４を堆積形成する。次に、（ｂ）図に示す
ように上記ＣＶＤ −５ｌｙ２ｉｌｌ Ｊ ４上に配線
材料層を形成してツクターニングを行ない、Ｍｌの配線
層１５を形成する。その後、（ｃ）図に示す如く上記第
１のＣＶＤ −５ｉｎ２膜１４上および上記第１の配線
層１５上に第２のＣＶＤ −ＳｉＯ２膜Ｊ６を堆積形成
する。次に、（ｄ）図に示すように、上記第１の配線層
１５上の第２（７）ＣＶＤ −ｓｔｏ、Ｈｌｇ、 オｘ
ｒｉ上記拡散層１３上の上記絶縁液＃１２、第１．第２
のＣＶＤ −ＳｉＯ２９７４１４，１６にそれぞれコン
タクトホール７７゜１８を形成し、この半導体基体上に
第２の配線材料層を形成して・ぐターニングを行ない、
第２の配線層１９１．１９□を形成する。そして、この
配線層１９．１９ 上オヨび上記第２ （７） ＣＶ
Ｄ −ＳｉＯ２１１Ａ１ Ｇ浦 １に第２の絶縁液６１２０を形成する。
ｉＯ２ｇ１１４を堆積形成する。次に、（ｂ）図に示す
ように上記ＣＶＤ −５ｌｙ２ｉｌｌ Ｊ ４上に配線
材料層を形成してツクターニングを行ない、Ｍｌの配線
層１５を形成する。その後、（ｃ）図に示す如く上記第
１のＣＶＤ −５ｉｎ２膜１４上および上記第１の配線
層１５上に第２のＣＶＤ −ＳｉＯ２膜Ｊ６を堆積形成
する。次に、（ｄ）図に示すように、上記第１の配線層
１５上の第２（７）ＣＶＤ −ｓｔｏ、Ｈｌｇ、 オｘ
ｒｉ上記拡散層１３上の上記絶縁液＃１２、第１．第２
のＣＶＤ −ＳｉＯ２９７４１４，１６にそれぞれコン
タクトホール７７゜１８を形成し、この半導体基体上に
第２の配線材料層を形成して・ぐターニングを行ない、
第２の配線層１９１．１９□を形成する。そして、この
配線層１９．１９ 上オヨび上記第２ （７） ＣＶ
Ｄ −ＳｉＯ２１１Ａ１ Ｇ浦 １に第２の絶縁液６１２０を形成する。
ところで、上記ＣＶＤ −ＳｉＯ２膜１４．１６ＬＴｄ
層間絶縁膜として充分な耐圧を得るために３０００膜程
度のｍｐ−ｔが必要である。しかし、配線が多層化され
ると最上層の配線層１９２と最丁層の拡散層１３、ある
いは配線層１９１と中間の配線層１５とのコンタクトを
取る場合、アスペクトレシオが大きいためコンタクトの
カパレッノに問題が生じ、コンタクト抵抗の増大や信頼
性の低下を招く。また、配線層１９１．１９□」二に絶
縁被膜（層間絶縁膜またｒｊ／ぐツシペーシ田ン膜）２
０を形成するとコンタクト部に９胸が発生することがあ
り、イ８頼性が低下する。このため、コンタクトホール
１７゜１１ＪＶＣチー・？−付けを行なわなければなら
ず、コンタクトホール１７，１ｇの開孔のためのエツチ
ング時間が長くなったり、これに伴なう加工選択比の改
＠等が必要となる。
層間絶縁膜として充分な耐圧を得るために３０００膜程
度のｍｐ−ｔが必要である。しかし、配線が多層化され
ると最上層の配線層１９２と最丁層の拡散層１３、ある
いは配線層１９１と中間の配線層１５とのコンタクトを
取る場合、アスペクトレシオが大きいためコンタクトの
カパレッノに問題が生じ、コンタクト抵抗の増大や信頼
性の低下を招く。また、配線層１９１．１９□」二に絶
縁被膜（層間絶縁膜またｒｊ／ぐツシペーシ田ン膜）２
０を形成するとコンタクト部に９胸が発生することがあ
り、イ８頼性が低下する。このため、コンタクトホール
１７゜１１ＪＶＣチー・？−付けを行なわなければなら
ず、コンタクトホール１７，１ｇの開孔のためのエツチ
ング時間が長くなったり、これに伴なう加工選択比の改
＠等が必要となる。
さらに、 ＣＶＤ −ＳｉＯ２膜の堆積形成時にしばし
ば発生するＣＶＤ ｆｉれ（ＣＶＤ −ＳｉＯ２膜の一
部が極めて薄く形成されるもので、ウェハー上に数百×
数譚に渡って線状となるためラインとも呼ばれる）がち
り九場合、充分な絶縁性がないため良品が得られない、
このよりなＣ’ＶＤ流れが発生した場合には、ＣＶＤ
−ＳｉＯ２膜を除去したあと再堆積するか、あるイＨｃ
ｖｏ流れが発生し九５１０２１ｇ［上に更にＣＶＤ −
５ｔＯ，＊を堆積形成する必要がある。このため、スル
ープットが低下する欠点がある。
ば発生するＣＶＤ ｆｉれ（ＣＶＤ −ＳｉＯ２膜の一
部が極めて薄く形成されるもので、ウェハー上に数百×
数譚に渡って線状となるためラインとも呼ばれる）がち
り九場合、充分な絶縁性がないため良品が得られない、
このよりなＣ’ＶＤ流れが発生した場合には、ＣＶＤ
−ＳｉＯ２膜を除去したあと再堆積するか、あるイＨｃ
ｖｏ流れが発生し九５１０２１ｇ［上に更にＣＶＤ −
５ｔＯ，＊を堆積形成する必要がある。このため、スル
ープットが低下する欠点がある。
（発明が解決しようとする問題点）
上述したように、従来の半導体装置の製造方法では、充
分な絶縁性を持たせたままＣＶＤ−ＳｉＯ２膜を薄膜化
することが困難であシ、ｌｌＩ厚が厚いために配線層間
でコンタクトを取る際に製造工程が複雑化したりイ６頼
性が低下する欠点がある。
分な絶縁性を持たせたままＣＶＤ−ＳｉＯ２膜を薄膜化
することが困難であシ、ｌｌＩ厚が厚いために配線層間
でコンタクトを取る際に製造工程が複雑化したりイ６頼
性が低下する欠点がある。
この発明は上記のような事情に能みてなされたもので、
その目的とするところは、絶縁耐圧を低下させることな
く ＣＶＤ −ｓｔｏ２Ｍを薄膜化でき、製造工程の簡
単化と信頼性の向上が図れる半導体装置の製造方法を提
供することにある。
その目的とするところは、絶縁耐圧を低下させることな
く ＣＶＤ −ｓｔｏ２Ｍを薄膜化でき、製造工程の簡
単化と信頼性の向上が図れる半導体装置の製造方法を提
供することにある。
［発明の構成］
（問題点を解決するための手段と作用）すなわち、この
発明においては、薄膜化したＣＶＤ −５１０２［に熱
処理を施すことにより絶縁耐圧を向上させるようにして
おり、薄膜化し７’ｅ ＣＶＤ −８ｉＯ２ＩＩを用い
ることによりコンタクト部のアスペクトレシオを小さく
して信頼性を向上させるとともに、コンタクトホールの
チー・９−付けを省略あるいは少なくして製造工程の簡
単化を図りている。
発明においては、薄膜化したＣＶＤ −５１０２［に熱
処理を施すことにより絶縁耐圧を向上させるようにして
おり、薄膜化し７’ｅ ＣＶＤ −８ｉＯ２ＩＩを用い
ることによりコンタクト部のアスペクトレシオを小さく
して信頼性を向上させるとともに、コンタクトホールの
チー・９−付けを省略あるいは少なくして製造工程の簡
単化を図りている。
（実施例）
以下、この発明の一実施例について図面を参照して説明
する。第１図（１）〜（ｅ）Ｖｉ、配線層間のコンタク
ト部の形成工程に着目した製造工程を順次示している。
する。第１図（１）〜（ｅ）Ｖｉ、配線層間のコンタク
ト部の形成工程に着目した製造工程を順次示している。
なお１図示しないがこのコンタクト部の周辺には種々の
半導体素子が形成される。まず、（ａ）図に示すように
、半導体基板２１上に第１の絶縁被膜２２を形成し、こ
の絶縁液ｍ２２を介して半導体基板２ノ中に不純物を選
択的にイオン注入することにより拡散層２３を形成する
。次に。
半導体素子が形成される。まず、（ａ）図に示すように
、半導体基板２１上に第１の絶縁被膜２２を形成し、こ
の絶縁液ｍ２２を介して半導体基板２ノ中に不純物を選
択的にイオン注入することにより拡散層２３を形成する
。次に。
６一
上記絶縁被膜２２上に、膜Ｊすが１５００ｉ〜２０００
、ｉノ薄イＣＶＤ −ＳｉＯ２膜２４ｆＱｍ形成する
。その後、８５０℃〜９５０ ℃の酵素またＹｉ窒窒素
四囲気中１０分〜３０分程度熱処理し、熱処理され＊
ｃｖｌ） −ＳｉＯ２膜２４′を得る（（ｂ）図）。次
に、上記ＣＶＩ） −ＳｉＯ２膜２４’」−に配線材料
層を形成して・！ターニングを行ない第１の配線層２５
を形成した伎、全面に膜厚が１５００′ｉ〜２０００に
の第２のＣＶＤ −５ｉｎ２膜２６を堆積形成する。次
に、８５０℃〜９５０℃の酸素または窒素ｙ囲気中でＩ
Ｏ分〜３０分程度熱処理し、熱処理されたＣＶＤ−Ｓｉ
Ｏ□膜２６′を得る（（ｄ）図）。その仮、（＠）図に
示すように上記第１の配線層２５上の第２０ＣＶＤ −
ＳｉＯ２膜２６′および上記拡散１−２３上の上記絶縁
被膜２２、第１．第２ ノＣＶＤ −ＳｉＯ２膜２４’
、 ２６’ニそれぞれコンタクトホール２７．２＆を
開孔し、全面に第２の配線材料層を形成して・やターニ
ングすることにより、第２の配線層２９． 、２９２を
形成する。次に、上記配線層２９１ ＋ ２９２上およ
び上記第２のＣＶＤ −ＳｉＯ２膜２６′上に第２の絶
縁被膜３０を形成する。
、ｉノ薄イＣＶＤ −ＳｉＯ２膜２４ｆＱｍ形成する
。その後、８５０℃〜９５０ ℃の酵素またＹｉ窒窒素
四囲気中１０分〜３０分程度熱処理し、熱処理され＊
ｃｖｌ） −ＳｉＯ２膜２４′を得る（（ｂ）図）。次
に、上記ＣＶＩ） −ＳｉＯ２膜２４’」−に配線材料
層を形成して・！ターニングを行ない第１の配線層２５
を形成した伎、全面に膜厚が１５００′ｉ〜２０００に
の第２のＣＶＤ −５ｉｎ２膜２６を堆積形成する。次
に、８５０℃〜９５０℃の酸素または窒素ｙ囲気中でＩ
Ｏ分〜３０分程度熱処理し、熱処理されたＣＶＤ−Ｓｉ
Ｏ□膜２６′を得る（（ｄ）図）。その仮、（＠）図に
示すように上記第１の配線層２５上の第２０ＣＶＤ −
ＳｉＯ２膜２６′および上記拡散１−２３上の上記絶縁
被膜２２、第１．第２ ノＣＶＤ −ＳｉＯ２膜２４’
、 ２６’ニそれぞれコンタクトホール２７．２＆を
開孔し、全面に第２の配線材料層を形成して・やターニ
ングすることにより、第２の配線層２９． 、２９２を
形成する。次に、上記配線層２９１ ＋ ２９２上およ
び上記第２のＣＶＤ −ＳｉＯ２膜２６′上に第２の絶
縁被膜３０を形成する。
なお、上記第１．第２の配線層２５ 、２９１，２９２
を形成するための配線材料としては、不純物をドープし
たポリシリコン、ドープしないポリシリコン、およびＭ
ＯＳｉ２、ＴｉＳｉ２あるいはＷＳｉ２． ＴｉＳｉ□
、ｗｓｔ２等のポリサイド。
を形成するための配線材料としては、不純物をドープし
たポリシリコン、ドープしないポリシリコン、およびＭ
ＯＳｉ２、ＴｉＳｉ２あるいはＷＳｉ２． ＴｉＳｉ□
、ｗｓｔ２等のポリサイド。
アルミニウム、高融点金属を含むシリサイド等を用いる
。そして、上記第１の配線層２５は、配線としてだけで
なく、半導体基板中に形成された拡散層とともに半導体
装置の一構成要素、例えばダート電極としても用いられ
る。
。そして、上記第１の配線層２５は、配線としてだけで
なく、半導体基板中に形成された拡散層とともに半導体
装置の一構成要素、例えばダート電極としても用いられ
る。
第２図は、ＣＶＤ −ＳｉＯ２膜の膜厚を１０００λ〜
３０００又とし、９００℃のドライ酸素雰囲気中で３０
分間の熱処理を施した場合の層間リーク特性を示したも
のである。ここでは、リンをドーグしたポリシリコン層
とリンをドーグしたポリシリコン層との間にＣＶＤ −
ｓｔｏ□膜を設け、１０００ Ｘ、。
３０００又とし、９００℃のドライ酸素雰囲気中で３０
分間の熱処理を施した場合の層間リーク特性を示したも
のである。ここでは、リンをドーグしたポリシリコン層
とリンをドーグしたポリシリコン層との間にＣＶＤ −
ｓｔｏ□膜を設け、１０００ Ｘ、。
１５００ｉ 、２０００ｉおよび３０００ｉの各膜厚で
熱処理を施した場合と施さない場合の特性を比較して示
している。第２図において、膜厚の後に＊印を伺したも
の、例えば１０００１＊が熱処理を施した場合の層間リ
ーク特性である。図示する如く、例えばＣＶＤ −３１
０２膜の膜厚が１ ｏｏｏｌの時には、熱処理を加えな
いとほとんど絶縁性がない（耐圧Ｏｖ）であるのに対し
、熱処理を施すことにより耐圧を３０Ｖ程度まで向上で
き、熱処理を施さない１５００ｉと比べても熱処理を施
した１０００ｉの方がリーク電流が少ない。また、熱処
理を施さない３０００にのＣＶＤ −５ｉｎ２膜と熱処
理を施した２０００にのＣＶＤ −８４０゜膜では同程
度の絶縁性があり、薄膜化しても充分に利用できる。
熱処理を施した場合と施さない場合の特性を比較して示
している。第２図において、膜厚の後に＊印を伺したも
の、例えば１０００１＊が熱処理を施した場合の層間リ
ーク特性である。図示する如く、例えばＣＶＤ −３１
０２膜の膜厚が１ ｏｏｏｌの時には、熱処理を加えな
いとほとんど絶縁性がない（耐圧Ｏｖ）であるのに対し
、熱処理を施すことにより耐圧を３０Ｖ程度まで向上で
き、熱処理を施さない１５００ｉと比べても熱処理を施
した１０００ｉの方がリーク電流が少ない。また、熱処
理を施さない３０００にのＣＶＤ −５ｉｎ２膜と熱処
理を施した２０００にのＣＶＤ −８４０゜膜では同程
度の絶縁性があり、薄膜化しても充分に利用できる。
上述したよう々製造方法によれば、ＣＶＤ−ＳｉＯ２膜
を２０００ｉ〜１５００１に薄膜化しても層間絶縁性を
保つことができ、アスペクトレシオを小さくできる。従
って、コンタクトの形状を改善でき、コンタクトホール
のチーツク−付けの工程が省略または簡略化でき、コン
タクトの信頼性も向上できる。また、コンタクトホール
の開孔のためのエツチング時間の短縮やＣＶＤ−ＳｉＯ
２の堆積時間の短縮は、熱処理を施すための時間の増加
を考慮しても余りあるスループットの向上である。さら
に。
を２０００ｉ〜１５００１に薄膜化しても層間絶縁性を
保つことができ、アスペクトレシオを小さくできる。従
って、コンタクトの形状を改善でき、コンタクトホール
のチーツク−付けの工程が省略または簡略化でき、コン
タクトの信頼性も向上できる。また、コンタクトホール
の開孔のためのエツチング時間の短縮やＣＶＤ−ＳｉＯ
２の堆積時間の短縮は、熱処理を施すための時間の増加
を考慮しても余りあるスループットの向上である。さら
に。
エンチングの選択比も従来通りで良く、ｃｖｏ−ｓｔｏ
２の堆積時に異常モードで見られるＣＶＤ流れに対して
もマージンが犬きくなる。
２の堆積時に異常モードで見られるＣＶＤ流れに対して
もマージンが犬きくなる。
［発明の効果］
以上説明したようにこの発明によれば、絶縁耐圧を低下
させることなく ＣＶＤ −５ｉｎ２膜を薄膜化でき、
製造工程の簡単化と信頼性の向上が図れる半導体装置の
製造方法が得られる。
させることなく ＣＶＤ −５ｉｎ２膜を薄膜化でき、
製造工程の簡単化と信頼性の向上が図れる半導体装置の
製造方法が得られる。
第１図はこの発明の一実施例に係わる半導体装置の製造
方法について説明するための図、第２図はＣＶＤ −Ｓ
ｉＯ２膜に熱処理を施した場合と施さない場合の層間リ
ーク特性を示す図、第３図は従来の半導体装置の製造方
法について説明するための図である。 ２ノ・・・半導体基板、２３・・・拡散層、２４ 、２
４’。 ２６ 、２６’ −＝−ＣＶＤ −ＳｉＯ２膜、２５−
ｆ１５１の配線層（第１の導電層）、２７．２８・・・
コンタクトホール、２９． 、２９２・・・第２の配線
層（第２の導電層）。
方法について説明するための図、第２図はＣＶＤ −Ｓ
ｉＯ２膜に熱処理を施した場合と施さない場合の層間リ
ーク特性を示す図、第３図は従来の半導体装置の製造方
法について説明するための図である。 ２ノ・・・半導体基板、２３・・・拡散層、２４ 、２
４’。 ２６ 、２６’ −＝−ＣＶＤ −ＳｉＯ２膜、２５−
ｆ１５１の配線層（第１の導電層）、２７．２８・・・
コンタクトホール、２９． 、２９２・・・第２の配線
層（第２の導電層）。
Claims (5)
- （１）半導体基板の表面領域に不純物領域を形成する工
程と、上記半導体基板上に上記不純物領域とともに半導
体装置の一構成要素となる第１の導電層を形成する工程
と、この第１の導電層上に層間絶縁膜として膜厚が３０
００Å以下のＣＶＤ−ＳｉＯ＿２膜を堆積形成する工程
と、このＣＶＤ−ＳｉＯ＿２膜の堆積形成直後に熱処理
を施す工程と、この熱処理を施したＣＶＤ−ＳｉＯ＿２
膜にコンタクトホールを開孔する工程と、上記ＣＶＤ−
ＳｉＯ＿２膜上に第２の導電層を形成し、この第２の導
電層と上記不純物領域あるいは上記第１の導電層とのコ
ンタクトを取る工程とを具備することを特徴とする半導
体装置の製造方法。 - （２）前記ＣＶＤ−ＳｉＯ＿２膜の熱処理は、温度が８
５０℃〜９５０℃の酸素または窒素雰囲気中で１０分〜
３０分間行なうことを特徴とする特許請求の範囲第１項
記載の半導体装置の製造方法。 - （３）前記第１、第２の導電層はそれぞれ、多結晶シリ
コン、アルミニウム、高融点金属を含むシリサイドの少
なくとも１つから成ることを特徴とする特許請求の範囲
第１項記載の半導体装置の製造方法。 - （４）前記第１、第２の導電層はそれぞれ、ポリサイド
構造を有することを特徴とする特許請求の範囲第１項記
載の半導体装置の製造方法。 - （５）前記ポリサイドは、ＭＯＳｉ＿２、ＴｉＳｉ＿２
あるいはＷＳｉ＿２であることを特徴とする特許請求の
範囲第４項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23183286A JPS6386549A (ja) | 1986-09-30 | 1986-09-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23183286A JPS6386549A (ja) | 1986-09-30 | 1986-09-30 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6386549A true JPS6386549A (ja) | 1988-04-16 |
Family
ID=16929714
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23183286A Pending JPS6386549A (ja) | 1986-09-30 | 1986-09-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6386549A (ja) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5319560A (en) * | 1976-08-05 | 1978-02-22 | Nippon Electric Co | Method of producing multilayer circuit substrate |
| JPS5323633A (en) * | 1976-08-18 | 1978-03-04 | Konishiroku Photo Ind Co Ltd | Treating p rocess for silver halide photo sensitive material |
| JPS54159886A (en) * | 1978-06-07 | 1979-12-18 | Matsushita Electric Ind Co Ltd | Production of semiconductor device |
| JPS5546533A (en) * | 1978-09-28 | 1980-04-01 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Method of producing insulating film of silicon oxide |
| JPS5555548A (en) * | 1978-10-20 | 1980-04-23 | Hitachi Ltd | Method of fabricating semiconductor device |
-
1986
- 1986-09-30 JP JP23183286A patent/JPS6386549A/ja active Pending
Patent Citations (5)
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