JPS6387765A - 薄膜ラインドライバを有する電子アレイ - Google Patents
薄膜ラインドライバを有する電子アレイInfo
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- JPS6387765A JPS6387765A JP62208051A JP20805187A JPS6387765A JP S6387765 A JPS6387765 A JP S6387765A JP 62208051 A JP62208051 A JP 62208051A JP 20805187 A JP20805187 A JP 20805187A JP S6387765 A JPS6387765 A JP S6387765A
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Links
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/017545—Coupling arrangements; Impedance matching circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/02—Shaping pulses by amplifying
- H03K5/023—Shaping pulses by amplifying using field effect transistors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
- G11C2211/561—Multilevel memory cell aspects
- G11C2211/5614—Multilevel memory cell comprising negative resistance, quantum tunneling or resonance tunneling elements
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- Engineering & Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
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- Semiconductor Memories (AREA)
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- Semiconductor Integrated Circuits (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
１１へた１
本発明は、自身と一体に構成されたラインドライバを有
する電子アレイ、並びに上記のようなラインドライバ用
の回路に係わり、特に薄膜集積電子アレイ及びＲＭＪパ
ワー切り替えデバイス、並びに上記のようなＩＩアレイ
に用いられる回路に係わる。
する電子アレイ、並びに上記のようなラインドライバ用
の回路に係わり、特に薄膜集積電子アレイ及びＲＭＪパ
ワー切り替えデバイス、並びに上記のようなＩＩアレイ
に用いられる回路に係わる。
几」ｌ冒璽と
集積電子アレイは、経済的なコストで非常に様々な機能
を果たし得るため、最近の集積電子工学において最も重
要な構成要素の一つとされている。
を果たし得るため、最近の集積電子工学において最も重
要な構成要素の一つとされている。
結晶質半導体工業では、電子アレイの大きさは、其アレ
イを構成する結晶質半導体デバイス及び回路の製造に用
いられる単結晶ウェハの切片の大きさによって制約され
る。
イを構成する結晶質半導体デバイス及び回路の製造に用
いられる単結晶ウェハの切片の大きさによって制約され
る。
多結晶半導体、微品質半導体あるいはアモルファス半導
体を用いて、あるいはこれらの半導体を組み合わせたも
のを用いて製造され得る薄膜半導体材料、デバイス及び
回路は、上記のような固有の制約を有しない、このよう
な非単結晶半導体材料は、絶縁体及び金属のように蒸着
、スパッタリングあるいは気相成長といった様々な技術
によって薄膜状にデポジットされ、かつ非常に様々な用
途に適する多くの種類の薄膜集積電子デバイス、回路及
びアレイを形成するべくパターンを付与される。ＦＪ放
電子ｆｆ４遺体は非常に大面積に製造され得、その結果
、コストの掛かる１ミクロンあるいはサブミクロンのオ
ーダの幾何寸法を用いずに超大規模集債（ＶＬＳＩ）及
び超超大規模集積（ＵＬＳＩ）電子回路網を実現するこ
とが可能となる。非単結晶半導体から製造される回路及
びアレイには普通、数ミクロンから２０ミクロンかある
いはそれ以上といった、単結晶半導体から製造される回
路及びアレイのものより大きい外形寸法が用いられる。
体を用いて、あるいはこれらの半導体を組み合わせたも
のを用いて製造され得る薄膜半導体材料、デバイス及び
回路は、上記のような固有の制約を有しない、このよう
な非単結晶半導体材料は、絶縁体及び金属のように蒸着
、スパッタリングあるいは気相成長といった様々な技術
によって薄膜状にデポジットされ、かつ非常に様々な用
途に適する多くの種類の薄膜集積電子デバイス、回路及
びアレイを形成するべくパターンを付与される。ＦＪ放
電子ｆｆ４遺体は非常に大面積に製造され得、その結果
、コストの掛かる１ミクロンあるいはサブミクロンのオ
ーダの幾何寸法を用いずに超大規模集債（ＶＬＳＩ）及
び超超大規模集積（ＵＬＳＩ）電子回路網を実現するこ
とが可能となる。非単結晶半導体から製造される回路及
びアレイには普通、数ミクロンから２０ミクロンかある
いはそれ以上といった、単結晶半導体から製造される回
路及びアレイのものより大きい外形寸法が用いられる。
従って、結晶質薄膜よりはるかに容易に、かつより高い
歩留まりで薄膜が確実にデポジットされ、かつパターン
付けられ得る。大きい外形寸法を有する薄膜ＶＬＳＩ及
びＵＬＳ Ｉ回路及びアレイの製造は、許容可能な歩留
まりで結晶質ウェハ上にＶＬＳｌ及びＵＬＳ Ｉ電子回
路網を形成するために実施しなければならない高解像度
の高温処理に比べて安価である。
歩留まりで薄膜が確実にデポジットされ、かつパターン
付けられ得る。大きい外形寸法を有する薄膜ＶＬＳＩ及
びＵＬＳ Ｉ回路及びアレイの製造は、許容可能な歩留
まりで結晶質ウェハ上にＶＬＳｌ及びＵＬＳ Ｉ電子回
路網を形成するために実施しなければならない高解像度
の高温処理に比べて安価である。
Ａ、五層１ＥｆＪ基ｉ−−７１，−４−数種類のＦＪ薄
膜子アレイを第１図〜第３図に示し、かつ以下に説明す
る。第１図は、互いに離隔して位置する第一の導体もし
くはアドレスライン５２１〜５２Ｈのｆｆ１５２と、互
いに離隔して位置する第二の導体もしくはアドレスライ
ン５４１〜５４．の組５４とを有する電子アレイ５０を
概略的に示し、その際Ｍ及びＮは１から数百あるいは１
０００以上であり得る整数である。第一のアドレスライ
ンの組５２と第二のアドレスラインの組５４とは互いに
離隔しており、これらのアドレスラインの組５２及び５
４は交点５６．Ｊのアレイを規定するべく成る角度で、
一般的には９０度で交叉し得、その際Ｉ及びＪはそれぞ
れ１がらＭ及びＮまでの整数である。電子セル５８が交
点５６にか、あるいは該交点５６の近傍に配置されてお
り、個々のセル５８．、は対応する交点５８．、に関連
する。各セル５８は、例えば単一の素子、１対の、素子
、１個以上の電子回路、信号条件付はユニット、記憶ユ
ニット等を含み得る。−ｖ通、セル５８Ｉ、はＭ肖な信
号でアクセスあるい、はアドレス指定され、上記信号は
、導体５２１及び５４．に実質的に同時に付与される様
々な振幅の電圧あるいは電流波形であり得る。アレイ５
０並びに個々のセル５８の特性に従って、セル５８は付
与された信号中に存在する情報を受は取って與憶し得、
あるいは付与された信号を該信号に情報を授与するべく
変更し得、その際授与された情報は、続いてアレイ内あ
るいはアレイ外で処理され得る。
膜子アレイを第１図〜第３図に示し、かつ以下に説明す
る。第１図は、互いに離隔して位置する第一の導体もし
くはアドレスライン５２１〜５２Ｈのｆｆ１５２と、互
いに離隔して位置する第二の導体もしくはアドレスライ
ン５４１〜５４．の組５４とを有する電子アレイ５０を
概略的に示し、その際Ｍ及びＮは１から数百あるいは１
０００以上であり得る整数である。第一のアドレスライ
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離隔しており、これらのアドレスラインの組５２及び５
４は交点５６．Ｊのアレイを規定するべく成る角度で、
一般的には９０度で交叉し得、その際Ｉ及びＪはそれぞ
れ１がらＭ及びＮまでの整数である。電子セル５８が交
点５６にか、あるいは該交点５６の近傍に配置されてお
り、個々のセル５８．、は対応する交点５８．、に関連
する。各セル５８は、例えば単一の素子、１対の、素子
、１個以上の電子回路、信号条件付はユニット、記憶ユ
ニット等を含み得る。−ｖ通、セル５８Ｉ、はＭ肖な信
号でアクセスあるい、はアドレス指定され、上記信号は
、導体５２１及び５４．に実質的に同時に付与される様
々な振幅の電圧あるいは電流波形であり得る。アレイ５
０並びに個々のセル５８の特性に従って、セル５８は付
与された信号中に存在する情報を受は取って與憶し得、
あるいは付与された信号を該信号に情報を授与するべく
変更し得、その際授与された情報は、続いてアレイ内あ
るいはアレイ外で処理され得る。
第１図に示したように、各セル５８はしばしば、選択さ
れたアドレスライン５２及び５４に付与された行掛ｔ＋
＋、＜ｌ＋油油温１壱Ｃア々和フｉスｌ÷７１【シフ
量勢定されるべき１個以上のセルにのみ届くことを保工
する選択もしくは絶縁手段６ｏと情報保持手段６２との
ような１対の素子を含む、“情報保持手段”という語は
、付与された信号もしくは波形中に存在するｖ１報を受
は取りあるいは記憶するための、あるいは付与された信
号もしくは波形に情報を授与するための任意の公知手段
あるいは本発明手段を意味する。情報は、例えば論理値
“１”あるいは論理値″０”といった二進数値のような
デジタル型の値であっても、“グレイスケール”値のよ
うなアナログ値であってもよく、また電気的に検出され
得るその他のいがなる形君でもあり得る。
れたアドレスライン５２及び５４に付与された行掛ｔ＋
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する選択もしくは絶縁手段６ｏと情報保持手段６２との
ような１対の素子を含む、“情報保持手段”という語は
、付与された信号もしくは波形中に存在するｖ１報を受
は取りあるいは記憶するための、あるいは付与された信
号もしくは波形に情報を授与するための任意の公知手段
あるいは本発明手段を意味する。情報は、例えば論理値
“１”あるいは論理値″０”といった二進数値のような
デジタル型の値であっても、“グレイスケール”値のよ
うなアナログ値であってもよく、また電気的に検出され
得るその他のいがなる形君でもあり得る。
情報は、セルの種類に応じて例えば製造時にセル内に格
納するべく符号化されても、製造後の任意の時点にセル
内にプログラムされ、あるいはセルによって取得されて
もよい６便宜上、以後通常は手段６０及び６２をそれぞ
れ絶縁デバイス６ｏ及び情報デノくイス６２３−睡汁寸
ス 第２Ａ図〜第２Ｈ図に、電子アレイ５０の典型的なセル
５８．Ｊ、絶縁デバイス６０．、及び情報保持デバイス
６２．Ｊの取り得る様々な形態の幾例かを示す。
納するべく符号化されても、製造後の任意の時点にセル
内にプログラムされ、あるいはセルによって取得されて
もよい６便宜上、以後通常は手段６０及び６２をそれぞ
れ絶縁デバイス６ｏ及び情報デノくイス６２３−睡汁寸
ス 第２Ａ図〜第２Ｈ図に、電子アレイ５０の典型的なセル
５８．Ｊ、絶縁デバイス６０．、及び情報保持デバイス
６２．Ｊの取り得る様々な形態の幾例かを示す。
第２Ａ図は電界発光アレイの典型的なセル５８を示し、
このセル５８は絶縁デバイス６０．Ｊ及び発光デバイス
６２．、を含む、第２Ａ図は、二端子オボニツク（Ｏｖ
ｏｎｉｃ） Ｌきい値スイッチと直列に接続された電界
発光材料の使用を開示している。この図において、オボ
ニックしきい値スイッチを表す通常の回路記号に参照符
号６６を付す。
このセル５８は絶縁デバイス６０．Ｊ及び発光デバイス
６２．、を含む、第２Ａ図は、二端子オボニツク（Ｏｖ
ｏｎｉｃ） Ｌきい値スイッチと直列に接続された電界
発光材料の使用を開示している。この図において、オボ
ニックしきい値スイッチを表す通常の回路記号に参照符
号６６を付す。
第２Ｂ図は、ＦＪＩＬＪｔ子メモリマトリクスアレイの
典型的セル５８□、を示す、第２Ｂ図のセルは、（カル
コゲン化物材料のような）双安定半導体メモリ材料６８
と直列に接続されたオボニツクしきい値スイッチ６６を
有し、このスイッチ６６は適当な波形の付与により大抵
抗状態と小抵抗状態との間で切り替えられ得、その結果
半導体材料中での位相変化を惹起する。
典型的セル５８□、を示す、第２Ｂ図のセルは、（カル
コゲン化物材料のような）双安定半導体メモリ材料６８
と直列に接続されたオボニツクしきい値スイッチ６６を
有し、このスイッチ６６は適当な波形の付与により大抵
抗状態と小抵抗状態との間で切り替えられ得、その結果
半導体材料中での位相変化を惹起する。
第２Ｃ図は、ｔｊ、積薄膜メモリアレイに用いられた典
型的セルを示す、絶縁デバイス６０．Ｊとして機能する
図示したダイオード７２は、）） ｉ ｎ型ダイオード
の形態に配列して櫃み重ねられた３個のアモルファスシ
リコン合金半導体材料層から成る。メモリスイッチ６８
はアモルファスシリコン合金属の上に、半導体メモリ材
料膜のデポジションによって構成される。
型的セルを示す、絶縁デバイス６０．Ｊとして機能する
図示したダイオード７２は、）） ｉ ｎ型ダイオード
の形態に配列して櫃み重ねられた３個のアモルファスシ
リコン合金半導体材料層から成る。メモリスイッチ６８
はアモルファスシリコン合金属の上に、半導体メモリ材
料膜のデポジションによって構成される。
第２Ｄ図は、薄膜材料から成る米作用フラットパネル表
示装置に用いられた典型的セルを示す。
示装置に用いられた典型的セルを示す。
図示した絶縁デバイス６０Ｉ、は環状ダイオード構造体
７４によって構成されており、環状ダイオード構造体７
４はその最も単純な形態において、図示のような互いに
並列に接続された１対のダイオードから成る。米作用材
料に電界を付与するのに用いられる画像素子電極対を、
コンデンサ７６として図示する。フラットパネル表示装
置では普通、アドレスライン５４．、絶縁デバイス６０
．、、並びに一方の画素電極フロが第一の基板上に配置
され、アドレスライン５２．並びに他方の画素′Ｃ極７
６は第一の基板から離隔して位置する第二の基板上に配
置されている。
７４によって構成されており、環状ダイオード構造体７
４はその最も単純な形態において、図示のような互いに
並列に接続された１対のダイオードから成る。米作用材
料に電界を付与するのに用いられる画像素子電極対を、
コンデンサ７６として図示する。フラットパネル表示装
置では普通、アドレスライン５４．、絶縁デバイス６０
．、、並びに一方の画素電極フロが第一の基板上に配置
され、アドレスライン５２．並びに他方の画素′Ｃ極７
６は第一の基板から離隔して位置する第二の基板上に配
置されている。
第２Ｅ図は、絶縁デバイス６０□１としてデバイス７８
のような３膜非線形デバイスが用いられ、かつ互いに離
隔した１対の電極の形態を有する画像素子７６が用いら
れる米作用表示装置のセルの一例を示す、上記のような
非線形素子はｎ１ｎ（あるいはｐｉｐ）を柘造を用いて
形成され得る。
のような３膜非線形デバイスが用いられ、かつ互いに離
隔した１対の電極の形態を有する画像素子７６が用いら
れる米作用表示装置のセルの一例を示す、上記のような
非線形素子はｎ１ｎ（あるいはｐｉｐ）を柘造を用いて
形成され得る。
第２Ｆ図は、薄改光悪巧アレイに用いられた典型的セル
を示し、上記アレイは、該アレイ中の光感応素子上に投
影され、あるいは該光感応素子に光学的に付与された像
あるいは検出され得る表面状態を表す電気信号を発生す
る。このセルは普通、ホトレジスタ、光感応ダイオード
、あるいはｐｉｒｉ型ダイオードのような小型太陽電池
であり得る光感応素子８２と直列に接続されたダイオー
ド８０のような絶縁デバイス６０ｘＪを含む。
を示し、上記アレイは、該アレイ中の光感応素子上に投
影され、あるいは該光感応素子に光学的に付与された像
あるいは検出され得る表面状態を表す電気信号を発生す
る。このセルは普通、ホトレジスタ、光感応ダイオード
、あるいはｐｉｒｉ型ダイオードのような小型太陽電池
であり得る光感応素子８２と直列に接続されたダイオー
ド８０のような絶縁デバイス６０ｘＪを含む。
第２Ｇ図は、個別に構成された絶縁デバイス６０を各セ
ル毎に用いないＦｊ膜電子表示装置の典型的セル５８１
Ｊを示す、しばしばマトリクスアレイとして構成される
上記のような表示装置は、例えばネマチック液晶材料の
ような米作用材料の非線形電子光学特性に依存する替わ
りに、コンデンサ７６のような個々の画素素子に別個の
信号を選択的かつ周期的に１寸与し得る。
ル毎に用いないＦｊ膜電子表示装置の典型的セル５８１
Ｊを示す、しばしばマトリクスアレイとして構成される
上記のような表示装置は、例えばネマチック液晶材料の
ような米作用材料の非線形電子光学特性に依存する替わ
りに、コンデンサ７６のような個々の画素素子に別個の
信号を選択的かつ周期的に１寸与し得る。
第２Ｈ図は、各セルにおいて選択手段もしくは絶縁デバ
イス６０が用いられない偶形成アレイの典型的光感応セ
ルを示す。
イス６０が用いられない偶形成アレイの典型的光感応セ
ルを示す。
他の電子アレイでは、第３Ａ図〜第３Ｃ図に示したよう
に、選択されたアドレスラインに付与された波形が所期
のセルをアクセスすることを保証するべく三端子デバイ
スが選択手段として用いられ、このような電子アレイも
非常に様々な用途に充てられ得る。
に、選択されたアドレスラインに付与された波形が所期
のセルをアクセスすることを保証するべく三端子デバイ
スが選択手段として用いられ、このような電子アレイも
非常に様々な用途に充てられ得る。
第３Ａ図は、上記のような三端子絶縁デバイスを用いた
一般的なアレイの一例を、符号９０によって示す、アレ
イ９０は第一のアドレスラインの組５２と、第一の組５
２のアドレスラインと成る角度で交叉して、第１図のア
レイ５０でのように交点５６を形成する第二のアドレス
ラインの組５４とを含む０便宜上、アドレスライン５２
も５４も２本ずっしが図示しないが、所望であればはる
かに多くのアドレスラインを用い得る。Ｔｒ、子アレイ
９０は第三のアドレスラインの組９２も含み、第三の組
９２のアドレスラインは通常、第一の組の対応するアド
レスライン５２の近傍に、該ライン５２から離隔して配
置されている。アレイ９０のセル９４１１のような各セ
ルは三端子選択手段もしくは絶縁デバイス９６を含み、
この絶縁デバイス９６は情報保持手段もしくはデバイス
６２と電気的に接続され、かつ図示のように接続線９８
によって、第三のアドレスラインのｆｆ１９２中の関連
導体とも電気的に接続されている。
一般的なアレイの一例を、符号９０によって示す、アレ
イ９０は第一のアドレスラインの組５２と、第一の組５
２のアドレスラインと成る角度で交叉して、第１図のア
レイ５０でのように交点５６を形成する第二のアドレス
ラインの組５４とを含む０便宜上、アドレスライン５２
も５４も２本ずっしが図示しないが、所望であればはる
かに多くのアドレスラインを用い得る。Ｔｒ、子アレイ
９０は第三のアドレスラインの組９２も含み、第三の組
９２のアドレスラインは通常、第一の組の対応するアド
レスライン５２の近傍に、該ライン５２から離隔して配
置されている。アレイ９０のセル９４１１のような各セ
ルは三端子選択手段もしくは絶縁デバイス９６を含み、
この絶縁デバイス９６は情報保持手段もしくはデバイス
６２と電気的に接続され、かつ図示のように接続線９８
によって、第三のアドレスラインのｆｆ１９２中の関連
導体とも電気的に接続されている。
第３Ｂ図は、能動マトリクス米作用表示装置用のアレイ
９０の典型的セル９４１．を示す、このセルにおいて、
三端子絶縁デバイス９６は電界効果トランジスタ１０２
であり、該トランジスタ１０２のソース（あどるいはト
レイン）に画像素子７６が接続されている。
９０の典型的セル９４１．を示す、このセルにおいて、
三端子絶縁デバイス９６は電界効果トランジスタ１０２
であり、該トランジスタ１０２のソース（あどるいはト
レイン）に画像素子７６が接続されている。
第３Ｃ図は、絶縁デバイスとして三端子構造体もしくは
回路を用いる別の電子７トリクスアレイ１１０を示す、
アレイ１１０は典型的なセル１１２を有し、セル１１２
は、第−及び第三のアドレスラインの組５２及び９２か
ら選択されたアドレスラインの間に直列に配置された少
なくとも１対のダイオードによって構成された絶縁デバ
イス１１４を含む、デバイス１１４の第三の端子１１６
は画像素子７６と接続されており、素子７６の他方の電
極は第二のアドレスラインの組５４の中の１木のアドレ
スラインと接続されている。
回路を用いる別の電子７トリクスアレイ１１０を示す、
アレイ１１０は典型的なセル１１２を有し、セル１１２
は、第−及び第三のアドレスラインの組５２及び９２か
ら選択されたアドレスラインの間に直列に配置された少
なくとも１対のダイオードによって構成された絶縁デバ
イス１１４を含む、デバイス１１４の第三の端子１１６
は画像素子７６と接続されており、素子７６の他方の電
極は第二のアドレスラインの組５４の中の１木のアドレ
スラインと接続されている。
ＰＨ１ｉ電子アレイの上述の北側によって、本発明の適
用され得る非常に様々なＦＪ膜電子アレイの幾つかを説
明した。これらの例はまた、電子メモリ、フラットパネ
ル表示装置、像形成システム等の分野において電子アレ
イに薄膜技術を適用する可能性を示してもいる。
用され得る非常に様々なＦＪ膜電子アレイの幾つかを説
明した。これらの例はまた、電子メモリ、フラットパネ
ル表示装置、像形成システム等の分野において電子アレ
イに薄膜技術を適用する可能性を示してもいる。
Ｂ、φ八に Ｉ れｔ−Ｉ アレイの１１様々な８
ｉ頚のＷｔ膜電子アレイの製造者達は、アドレスライン
並びにアドレス復号回路のような任意のアドレス指定回
路網のドライブを含めたアドレス指定機能を有する回路
網を、そのような回路網が用いられる電子アレイと共に
完全にＡｍ化することを長い間歇してきた。上記のよう
な完全な集積化を妨げる、未だ十分には克服されていな
い、重大な技術的問題点の一つは、はとんどのＲ膜デバ
イスの可能出力が比較的小さい、特にその可能電流が弱
いということである。電子アレイ、特に１本の導体もし
くはアドレスラインに多数の場所、もしくは多数のプロ
グラム可能なセルが接続されている非常に大型のアレイ
では、特に個々のアドレスラインに比するアクセスサイ
クルの開始時あるいは終了時にアドレスラインへ、及び
／またはアドレスラインから比較的大量の電流が比較的
短時間に流れなければならない０例えばテレビジョンと
して用いられる６４０列×４００行の典型的な薄膜液晶
表示７トリクスで、６０ヘルツでリフレッシュされるも
のは、１秒間に２４，０００行を更新しなければならず
、即ち４０マイクロ秒毎に１行更新しなければならない
、ランダムアクセスメモリ（ＲＡＭ）あるいは電気的に
消去可能なプロゲラノー可能り−ドオンリメモリ（ＥＥ
ＰＲＯＭ）のような商業的に許容可能な固体メモリは、
普通上記表示マトリクスの場合より１〜３桁速いライン
アクセスサイクル時間を必要とする。１本のラインに接
続されたセルの数が多いほど、当該ラインは大きいキャ
パシタンス及び電流を必要とし、このことは従来の電流
及び速度の問題を悪化させる。
ｉ頚のＷｔ膜電子アレイの製造者達は、アドレスライン
並びにアドレス復号回路のような任意のアドレス指定回
路網のドライブを含めたアドレス指定機能を有する回路
網を、そのような回路網が用いられる電子アレイと共に
完全にＡｍ化することを長い間歇してきた。上記のよう
な完全な集積化を妨げる、未だ十分には克服されていな
い、重大な技術的問題点の一つは、はとんどのＲ膜デバ
イスの可能出力が比較的小さい、特にその可能電流が弱
いということである。電子アレイ、特に１本の導体もし
くはアドレスラインに多数の場所、もしくは多数のプロ
グラム可能なセルが接続されている非常に大型のアレイ
では、特に個々のアドレスラインに比するアクセスサイ
クルの開始時あるいは終了時にアドレスラインへ、及び
／またはアドレスラインから比較的大量の電流が比較的
短時間に流れなければならない０例えばテレビジョンと
して用いられる６４０列×４００行の典型的な薄膜液晶
表示７トリクスで、６０ヘルツでリフレッシュされるも
のは、１秒間に２４，０００行を更新しなければならず
、即ち４０マイクロ秒毎に１行更新しなければならない
、ランダムアクセスメモリ（ＲＡＭ）あるいは電気的に
消去可能なプロゲラノー可能り−ドオンリメモリ（ＥＥ
ＰＲＯＭ）のような商業的に許容可能な固体メモリは、
普通上記表示マトリクスの場合より１〜３桁速いライン
アクセスサイクル時間を必要とする。１本のラインに接
続されたセルの数が多いほど、当該ラインは大きいキャ
パシタンス及び電流を必要とし、このことは従来の電流
及び速度の問題を悪化させる。
例えばアモルファスシリコン合金から成る典型的な薄膜
トランジスタは低い電子及び正孔移動度を有し、十分に
大きい電流は供給し得ない、薄膜回路網の製造に時折用
いられる上記以外の幾つかの薄膜半導体材料は幾分高い
移動度を有するが、それらの移動度の値ム結品質シリコ
ン半導体のものに比べればはるかに小さい、しかも、通
常の非結晶質電界効果トランジスタ（ＦＥＴ）は普通、
導電性が空間電荷によって制限され、かつ捕獲された電
荷の自己遮蔽効果の影響を被る単極性デバイスである。
トランジスタは低い電子及び正孔移動度を有し、十分に
大きい電流は供給し得ない、薄膜回路網の製造に時折用
いられる上記以外の幾つかの薄膜半導体材料は幾分高い
移動度を有するが、それらの移動度の値ム結品質シリコ
ン半導体のものに比べればはるかに小さい、しかも、通
常の非結晶質電界効果トランジスタ（ＦＥＴ）は普通、
導電性が空間電荷によって制限され、かつ捕獲された電
荷の自己遮蔽効果の影響を被る単極性デバイスである。
多くの用途に関し、上記のようなＦＥＴは許容不能なほ
ど長いターンオン及びターンオフ時間を有する。要する
に、電子アレイのほとんどの用途において単極性ＦＥＴ
のような薄膜デバイスは、実用寸法に製造した場合、ア
ドレスラインと該アドレスラインに接続されたセル及び
容量性負荷の充電あるいは放電に十分な電流を望ましい
高速動作の所要時間内に供給し得ない、これらの問題点
は通常、上記のような′ｇＪ’ｌＡトランジスタデバイ
スを実用的な薄膜電子マ）・リクスアレイ中にパワー切
り替えもしくはラインドライブデバイスとして適用する
ことを阻んできた。
ど長いターンオン及びターンオフ時間を有する。要する
に、電子アレイのほとんどの用途において単極性ＦＥＴ
のような薄膜デバイスは、実用寸法に製造した場合、ア
ドレスラインと該アドレスラインに接続されたセル及び
容量性負荷の充電あるいは放電に十分な電流を望ましい
高速動作の所要時間内に供給し得ない、これらの問題点
は通常、上記のような′ｇＪ’ｌＡトランジスタデバイ
スを実用的な薄膜電子マ）・リクスアレイ中にパワー切
り替えもしくはラインドライブデバイスとして適用する
ことを阻んできた。
Ｃ１八いｔ パ１バイス
しきい値切り替えデバイスは通常、しきい値電圧及び最
小保持電流を有する、負性抵抗特性を具えた切り習えデ
バイスとして説明され得る。特に、しきい値切り替えデ
バイスは少なくとも１対の電極間に挟まれて位置する半
導体材料を含み、この半導体材料は電極間に配置される
ことによってしきい値電圧と、該材料を通過する電流を
実質的に阻止する阻止状態を実現する大きい電気抵抗と
を有し、その際上記大きい電気抵抗は、しきい値電圧を
上回る電圧に応答して、電極間の少なくとも１個の電路
において幾桁もの規模で非、常に急速に減小する。上記
のような導電路はデバイス内で、少なくともデバイス内
の該導電路を最小保持電流が流れ続ける間維持される。
小保持電流を有する、負性抵抗特性を具えた切り習えデ
バイスとして説明され得る。特に、しきい値切り替えデ
バイスは少なくとも１対の電極間に挟まれて位置する半
導体材料を含み、この半導体材料は電極間に配置される
ことによってしきい値電圧と、該材料を通過する電流を
実質的に阻止する阻止状態を実現する大きい電気抵抗と
を有し、その際上記大きい電気抵抗は、しきい値電圧を
上回る電圧に応答して、電極間の少なくとも１個の電路
において幾桁もの規模で非、常に急速に減小する。上記
のような導電路はデバイス内で、少なくともデバイス内
の該導電路を最小保持電流が流れ続ける間維持される。
電流が上記最小電流より小さくなると、デバイスはその
大抵抗の阻止状態に急速に戻る。しきい値スイッチ内の
半導体材料が導電状態にある時該材料において生起する
電圧降下は、上記スイッチのしきい値電圧に近い値が測
定されるように、大電気抵抗の阻止状態に−ある時に該
材料において生起する電圧降下よりはるかに小さい。
大抵抗の阻止状態に急速に戻る。しきい値スイッチ内の
半導体材料が導電状態にある時該材料において生起する
電圧降下は、上記スイッチのしきい値電圧に近い値が測
定されるように、大電気抵抗の阻止状態に−ある時に該
材料において生起する電圧降下よりはるかに小さい。
しきい値スイッチは通常、二端子デバイスとして構成さ
れる。しきい値スイッチは対称な電流−電圧（Ｉ−Ｖ）
特性を呈するので、普通交流が用いられる用途に充てら
れてきた。しきい値スイッチは両極性デバイスであり、
即ち該デバイス内の１個以上の導電路を通る電流は正孔
及び電子の両方から成る。このようなデバイスはきわめ
て高い電流密度を有し得る。適正にドライブされれば、
しきい値スイッチはナノ秒以下のようなきわめて速い切
り苔え速度を有し得、優秀なサージ抑制デバイスをもた
らし得る。普通しきい値スイッチは、好ましくはアモル
ファスである半導体材料の薄膜から成り、半導電性ガラ
スとして説明され得る。
れる。しきい値スイッチは対称な電流−電圧（Ｉ−Ｖ）
特性を呈するので、普通交流が用いられる用途に充てら
れてきた。しきい値スイッチは両極性デバイスであり、
即ち該デバイス内の１個以上の導電路を通る電流は正孔
及び電子の両方から成る。このようなデバイスはきわめ
て高い電流密度を有し得る。適正にドライブされれば、
しきい値スイッチはナノ秒以下のようなきわめて速い切
り苔え速度を有し得、優秀なサージ抑制デバイスをもた
らし得る。普通しきい値スイッチは、好ましくはアモル
ファスである半導体材料の薄膜から成り、半導電性ガラ
スとして説明され得る。
二端子しきい値切り替えデバイスは、−旦ターンオンさ
れると、このデバイスに印加される電圧が一爪的には１
マイクロ秒より相当短い必要な時間の間該デバイスの最
小保持電流の電圧より小さくならないかぎりターンオフ
され得ない、更に、上記二端子デバイスにはＦＥＴのゲ
ートあるいはバイポーラ接合トランジスタのベースのよ
うな、既にターンオンされているデバイスを遮断状態に
する制御端子もしくは領域が欠如していることが指摘さ
れなければならない、即ち、上述のようなしきい値切り
替えデバイスはそれのみでは、ｌ・ランジスタのように
直流（ＤＣ）切りひえあるいは線形増幅デバイスとして
は用いられ得ない。
れると、このデバイスに印加される電圧が一爪的には１
マイクロ秒より相当短い必要な時間の間該デバイスの最
小保持電流の電圧より小さくならないかぎりターンオフ
され得ない、更に、上記二端子デバイスにはＦＥＴのゲ
ートあるいはバイポーラ接合トランジスタのベースのよ
うな、既にターンオンされているデバイスを遮断状態に
する制御端子もしくは領域が欠如していることが指摘さ
れなければならない、即ち、上述のようなしきい値切り
替えデバイスはそれのみでは、ｌ・ランジスタのように
直流（ＤＣ）切りひえあるいは線形増幅デバイスとして
は用いられ得ない。
１址匹Ｕ
本発明はその一形態において、１個以上のしきい値切り
替えデバイスが用いられる電子アレイ用ラインドライバ
回路の幾つかの具体例をそれぞれ含む幾つかの電子アレ
イを提供する。上記ラインドライバ回路の語例はアレイ
の、一つの電圧レベルから別の電圧レベルに切り替えら
れ、かつ大きい容量性負荷を有し、あるいは多大の電流
を必要とするラインをドライブするのに特に有用である
。
替えデバイスが用いられる電子アレイ用ラインドライバ
回路の幾つかの具体例をそれぞれ含む幾つかの電子アレ
イを提供する。上記ラインドライバ回路の語例はアレイ
の、一つの電圧レベルから別の電圧レベルに切り替えら
れ、かつ大きい容量性負荷を有し、あるいは多大の電流
を必要とするラインをドライブするのに特に有用である
。
本発明の提併する電子アレイの一例は、反復してアクセ
スされるように配置された多数の場所を存する電子アレ
イであって、上記多数の場所のうちの２個以上を含む少
なくとも第一の場所の組と電気的に接続された少なくと
も第一の導体と、少なくとも第一の集積薄膜しきい値切
り替えデバイスを含むラインドライバ手段とを含む電子
アレイであり、その際上記第−の集ａＦＪ膜しきい値切
り替えデバイスは負性抵抗特性を有し、かつ大抵抗の。
スされるように配置された多数の場所を存する電子アレ
イであって、上記多数の場所のうちの２個以上を含む少
なくとも第一の場所の組と電気的に接続された少なくと
も第一の導体と、少なくとも第一の集積薄膜しきい値切
り替えデバイスを含むラインドライバ手段とを含む電子
アレイであり、その際上記第−の集ａＦＪ膜しきい値切
り替えデバイスは負性抵抗特性を有し、かつ大抵抗の。
オフ状態と比較的小抵抗のオン状態との間で切り替わり
得、このしきい値切り替えデバイスは、トリガ事象によ
ってオフ状態からオン状態に切り替えられると、上記第
一の導体の電圧などの電気的状態を第一の定格レベルか
ら第二の定格レベルに変更する。ラインドライバもしく
は切り０え手段は、トリガ事象が終了し、上記第二の定
格レベルが達成されるとしきい値切り替えデバイスがそ
のオン状態からオフ状態に自動的に切り替わるように構
成されている。ラインドライバ手段はダイオード内の整
流接合部のような絶縁手段も含み得、この絶縁手段は共
通導体としきい値切り替えデバイスとの間に電気的に接
続されて、少なくともしきい値切り替えデバイスがオフ
状態の時該デバイスと共通導体との間で少なくとも一方
の方向への電流の流れを阻止する。ラインドライバ手段
はまた、受信した少なくとも１個の制御信号に応答して
しきい値切りυえデバイスにトリガ事象を供給するトリ
ガ手段を含み得る。トリガ手段は、共通の基板上にしき
い値切り替えデバイスと一体に形成された、トランジス
タ、コンデンサ、第二のしきい値切り替えデバイス、あ
るいはダイオードのような二端子非線形デバイスといっ
た薄膜デバイスであり得る。
得、このしきい値切り替えデバイスは、トリガ事象によ
ってオフ状態からオン状態に切り替えられると、上記第
一の導体の電圧などの電気的状態を第一の定格レベルか
ら第二の定格レベルに変更する。ラインドライバもしく
は切り０え手段は、トリガ事象が終了し、上記第二の定
格レベルが達成されるとしきい値切り替えデバイスがそ
のオン状態からオフ状態に自動的に切り替わるように構
成されている。ラインドライバ手段はダイオード内の整
流接合部のような絶縁手段も含み得、この絶縁手段は共
通導体としきい値切り替えデバイスとの間に電気的に接
続されて、少なくともしきい値切り替えデバイスがオフ
状態の時該デバイスと共通導体との間で少なくとも一方
の方向への電流の流れを阻止する。ラインドライバ手段
はまた、受信した少なくとも１個の制御信号に応答して
しきい値切りυえデバイスにトリガ事象を供給するトリ
ガ手段を含み得る。トリガ手段は、共通の基板上にしき
い値切り替えデバイスと一体に形成された、トランジス
タ、コンデンサ、第二のしきい値切り替えデバイス、あ
るいはダイオードのような二端子非線形デバイスといっ
た薄膜デバイスであり得る。
本発明は、少なくとも１個のしきい値スイッチを含むし
きい値切り替え回路を動作させて、多数の場所を有する
電子アレイ中の導体の定格電圧を第一の定格レベルから
第二の定格レベルに変更する方法も提供し、この方法は
、しきい値スイッチにトリガ信号を付与して該スイッチ
を大抵抗のオフ状態から比較的小抵抗のオフ状態に切り
替え、その結果電流が該スイッチを通過して流れるよう
にし、それによって電気的状態を第一のレベルから第二
めレベルに変更するステップ、及び第一のレベルが再び
確立される前にトリガ信号を終了するステップを含む、
トリガ信号は、第二のレベルが達成される前に終了され
ても、また第二のレベルが達成された後まで維持されて
もよい、特に、トリガ信号はアレイ中の多数の場所の１
個への典型的アクセスサイクルに必要な時間より長い時
間維持され得る。 １−リガ信号は連続する単一のパル
スであっても、また多数のパルスを含む波形であっても
よい。
きい値切り替え回路を動作させて、多数の場所を有する
電子アレイ中の導体の定格電圧を第一の定格レベルから
第二の定格レベルに変更する方法も提供し、この方法は
、しきい値スイッチにトリガ信号を付与して該スイッチ
を大抵抗のオフ状態から比較的小抵抗のオフ状態に切り
替え、その結果電流が該スイッチを通過して流れるよう
にし、それによって電気的状態を第一のレベルから第二
めレベルに変更するステップ、及び第一のレベルが再び
確立される前にトリガ信号を終了するステップを含む、
トリガ信号は、第二のレベルが達成される前に終了され
ても、また第二のレベルが達成された後まで維持されて
もよい、特に、トリガ信号はアレイ中の多数の場所の１
個への典型的アクセスサイクルに必要な時間より長い時
間維持され得る。 １−リガ信号は連続する単一のパル
スであっても、また多数のパルスを含む波形であっても
よい。
本発明はその第二の形態において、集積薄膜論理アレイ
の幾つかの具体例を提併し、これらの具体例は、例えば
本発明のラインドライバ回路Ｊ路のよう−なパワー切り
υえデバイス及び回路にトリガ信号を付与するべくデジ
タルアドレスを復号し、あるいは入力信号を処理するの
に用いられ得る組み合わせ論理回路、アドレス指定回路
等の創出に特に有用である６本発明の提供する集積薄膜
論理アレイの一例は、共通の多層薄膜構造体から個別の
メサ形構造体として形成された第一、第二及び第三の薄
膜デバイスと、これら第一、第二及び第三の薄膜デバイ
スを電気的に相互接続して第一の論理回路を構成する第
一の導電手段とを含み、その際第−及び第二の薄膜デバ
イスは各々実質的に垂直な導電路を自身の中に有するよ
うに構成されており、また第三のデバイスは第−及び第
二のデバイスの最小抵抗値よりはるかに大きい抵抗を有
する素子としてＲ能するように構成されている。第三の
ＲＰＩＡデバイスは、トランジスタか、あるいはダイオ
ードのような整流デバイスであり得る。第三の薄膜デバ
イスも、実質的に垂直な導電路を自身の中に有するよう
に構成され得る。上記論理アレイは、少なくとも第一の
導体と、該導体と接続され、かつ該導体を介してアクセ
スされ得る多数の場所とを有する電子アレイと組み合わ
せられ得、論理回路は受信した少なくとも１個の入力信
号に応答して、第一の導体が選択されている時を指示す
る出力信号を発生し、それによって上記導体に関連する
多数の場所のうちの少なくζも１個へのアクセスが可能
になるように構成され得る。
の幾つかの具体例を提併し、これらの具体例は、例えば
本発明のラインドライバ回路Ｊ路のよう−なパワー切り
υえデバイス及び回路にトリガ信号を付与するべくデジ
タルアドレスを復号し、あるいは入力信号を処理するの
に用いられ得る組み合わせ論理回路、アドレス指定回路
等の創出に特に有用である６本発明の提供する集積薄膜
論理アレイの一例は、共通の多層薄膜構造体から個別の
メサ形構造体として形成された第一、第二及び第三の薄
膜デバイスと、これら第一、第二及び第三の薄膜デバイ
スを電気的に相互接続して第一の論理回路を構成する第
一の導電手段とを含み、その際第−及び第二の薄膜デバ
イスは各々実質的に垂直な導電路を自身の中に有するよ
うに構成されており、また第三のデバイスは第−及び第
二のデバイスの最小抵抗値よりはるかに大きい抵抗を有
する素子としてＲ能するように構成されている。第三の
ＲＰＩＡデバイスは、トランジスタか、あるいはダイオ
ードのような整流デバイスであり得る。第三の薄膜デバ
イスも、実質的に垂直な導電路を自身の中に有するよう
に構成され得る。上記論理アレイは、少なくとも第一の
導体と、該導体と接続され、かつ該導体を介してアクセ
スされ得る多数の場所とを有する電子アレイと組み合わ
せられ得、論理回路は受信した少なくとも１個の入力信
号に応答して、第一の導体が選択されている時を指示す
る出力信号を発生し、それによって上記導体に関連する
多数の場所のうちの少なくζも１個へのアクセスが可能
になるように構成され得る。
本発明はその第三の形態において、薄膜材料から成る電
子メモリアレイを提供する０本発明の提供する電子メモ
リアレイは、電気的にアクセスされ得る複数個のメモリ
セルと、各メモリセルを当該メモリセルに水平方向にお
いて隣接する他のメモリセル総てから実質的に電気的に
絶縁する絶縁手段とを含み得、上記複数個のメモリセル
は各々、互いに関して垂直方向に変位して位置するｒｌ
ｌ膜端端子垂直絶縁デバイス薄膜メモリ材料ボディとを
含み、上記絶縁デバイスは各々個別の多層メサ形構造体
として形成され、かつ他の総ての同様メサ形椙造体から
水平方向において分離されており、また上記ボディは各
々個別の記憶素子として形成されており、この記憶素子
は関連する絶縁デバイスと電気的に直接接触しており、
かつ他の総ての同様記憶素子から水平方向において分離
されてい ・る、絶縁デバイス及びボディの寸法は好
ましくは、各絶縁デバイスの有効電流伝導横断面績の、
関連するメモリ材料ボディの総横断面積に対する比が１
０を上回り、好ましくは少なくとも４０となるように決
定される。
子メモリアレイを提供する０本発明の提供する電子メモ
リアレイは、電気的にアクセスされ得る複数個のメモリ
セルと、各メモリセルを当該メモリセルに水平方向にお
いて隣接する他のメモリセル総てから実質的に電気的に
絶縁する絶縁手段とを含み得、上記複数個のメモリセル
は各々、互いに関して垂直方向に変位して位置するｒｌ
ｌ膜端端子垂直絶縁デバイス薄膜メモリ材料ボディとを
含み、上記絶縁デバイスは各々個別の多層メサ形構造体
として形成され、かつ他の総ての同様メサ形椙造体から
水平方向において分離されており、また上記ボディは各
々個別の記憶素子として形成されており、この記憶素子
は関連する絶縁デバイスと電気的に直接接触しており、
かつ他の総ての同様記憶素子から水平方向において分離
されてい ・る、絶縁デバイス及びボディの寸法は好
ましくは、各絶縁デバイスの有効電流伝導横断面績の、
関連するメモリ材料ボディの総横断面積に対する比が１
０を上回り、好ましくは少なくとも４０となるように決
定される。
第４図において、電子アレイの、１個以上の本発明ライ
ンドライバによってドライブされるべき典型的な１本の
アドレスラインもしくは導体をアドレスライン１２０に
よって表す、アドレスライン１２０は、アクセスされる
べきセルあるいはデバイスが２個以上接続された理想的
なゼロインピーダンス導体であると仮定され得る。アド
レスライン１２０は、例えば第１図〜第３図に示したア
レイに関して説明したアドレスライン５２□、５４．あ
るいは９２、のいずれでもあり得る。アドレスライン１
２０はまた、複数個の電圧レベルもしくは状態間で切り
替えられるようなアレイ中のパワーバス導体、給電導体
あるいは接地導体でもあり得る。
ンドライバによってドライブされるべき典型的な１本の
アドレスラインもしくは導体をアドレスライン１２０に
よって表す、アドレスライン１２０は、アクセスされる
べきセルあるいはデバイスが２個以上接続された理想的
なゼロインピーダンス導体であると仮定され得る。アド
レスライン１２０は、例えば第１図〜第３図に示したア
レイに関して説明したアドレスライン５２□、５４．あ
るいは９２、のいずれでもあり得る。アドレスライン１
２０はまた、複数個の電圧レベルもしくは状態間で切り
替えられるようなアレイ中のパワーバス導体、給電導体
あるいは接地導体でもあり得る。
コンデンサ１２２は、アドレスライン１２０と該ライン
１”）、Ｑｔ、′−ｔ’５錦さｈ−たセルあるいはデバ
イスとによりてラインドライバに付与される合計の容量
性負荷を表す、抵抗器１２４はアドレスライン１２０に
接続されたセルあるいはデバイスの合計の抵抗を表し、
この抵抗器１２４は、アドレスライン１２０に放電させ
て該ライン１２０を接地１２６のような別の共通平均電
圧レベルとするのに有効である。上記抵抗の値には、ア
ドレスライン１２０に接続されたセルあるい−はデバイ
スによって表される平均有効電流負荷に並んで、セル及
びセルを囲続する絶り象材料あるいはアドレスラインを
通るあらゆる漏れ電路の作用が含まれ得る。接続を点線
で示した任意のコンデンサ１２８が、所望の波形あるい
は電圧レベルを維持するためアドレスライン１２０に予
備の電荷を蓄えるべく該ライン１２０に意図的に付加さ
れる任意の予備的キャパシタンスをモデル化するのに用
いられ得る。
１”）、Ｑｔ、′−ｔ’５錦さｈ−たセルあるいはデバ
イスとによりてラインドライバに付与される合計の容量
性負荷を表す、抵抗器１２４はアドレスライン１２０に
接続されたセルあるいはデバイスの合計の抵抗を表し、
この抵抗器１２４は、アドレスライン１２０に放電させ
て該ライン１２０を接地１２６のような別の共通平均電
圧レベルとするのに有効である。上記抵抗の値には、ア
ドレスライン１２０に接続されたセルあるい−はデバイ
スによって表される平均有効電流負荷に並んで、セル及
びセルを囲続する絶り象材料あるいはアドレスラインを
通るあらゆる漏れ電路の作用が含まれ得る。接続を点線
で示した任意のコンデンサ１２８が、所望の波形あるい
は電圧レベルを維持するためアドレスライン１２０に予
備の電荷を蓄えるべく該ライン１２０に意図的に付加さ
れる任意の予備的キャパシタンスをモデル化するのに用
いられ得る。
第４図は、正の極性を有する所望の信号あるいはＤＣ波
形を断続的に、もしくは反復して運択印加する目的で１
本のアドレスライン１２０に接続された２個の本発明ラ
インドライバ回路を示す回路図である。２個のラインド
ライバ回路１３２及び１３４は、点線で囲んで図示する
。ラインドライバ回路１３２は二端子しきい値スイッチ
１３８と、好ましくはダイオード１３８のような整流デ
バイスである絶縁デバイスと、電界効果トランジスタ１
４０とを含み、これらは総て図示のように、端子１４２
に電圧を付与する第一の正電源ＶＣＣ＋と端子１４４に
電圧を付与する第一の負電源Ｖ ｘ ｔ （との間に接
続されている。
形を断続的に、もしくは反復して運択印加する目的で１
本のアドレスライン１２０に接続された２個の本発明ラ
インドライバ回路を示す回路図である。２個のラインド
ライバ回路１３２及び１３４は、点線で囲んで図示する
。ラインドライバ回路１３２は二端子しきい値スイッチ
１３８と、好ましくはダイオード１３８のような整流デ
バイスである絶縁デバイスと、電界効果トランジスタ１
４０とを含み、これらは総て図示のように、端子１４２
に電圧を付与する第一の正電源ＶＣＣ＋と端子１４４に
電圧を付与する第一の負電源Ｖ ｘ ｔ （との間に接
続されている。
ダイオード１３８のカソードは、導体１４５Ｇこよって
アドレスライン１２０と接続されている。第二のライン
ドライバ回路１３４は二端子しきい値スイッチ１４６と
、好ましくはダイオードのような整流デバイスである、
ダイオード１４８として図示した絶縁デバイスと、電界
効果トランジスタ１５０とを含み、これらは総て図示の
ように、端子１５２に電圧を付与する第二の正電圧源Ｖ
ＣＣ２と端子１５４に電圧を付与する第二の、比較的
小さい電圧の供給源Ｖｔｙｔｚとの間に接続されており
、その際電圧源■□２の電圧は通常電源Ｖ ｔ ｔ ＋
の電圧より大であり得る。ダイオード１４８のアノード
は、導体１５５によってアドレスライン１２０と接続さ
れている。電源Ｖ ｃ ｃ ＋ ｓＶ ｃ Ｃ２、Ｖ
ｚ （１及び■、８２それぞれの電圧レベルは、ライン
ドライバ１３２乃至１３４が所期のように動作し、それ
によって正及び０、負及びＯあるいは正及び負であり得
る所望の２個の異なるＤＣ電圧レベルをライン１２０に
おいて発生させることを可能にする任意の適当な値に選
択され得る。以下の説明のために、上記４個の電圧源そ
れぞれの電圧レベルは図中に記したように＋ＩＯＶ、＋
５Ｖ、−５Ｖ及びＯｖと仮定され得る。
アドレスライン１２０と接続されている。第二のライン
ドライバ回路１３４は二端子しきい値スイッチ１４６と
、好ましくはダイオードのような整流デバイスである、
ダイオード１４８として図示した絶縁デバイスと、電界
効果トランジスタ１５０とを含み、これらは総て図示の
ように、端子１５２に電圧を付与する第二の正電圧源Ｖ
ＣＣ２と端子１５４に電圧を付与する第二の、比較的
小さい電圧の供給源Ｖｔｙｔｚとの間に接続されており
、その際電圧源■□２の電圧は通常電源Ｖ ｔ ｔ ＋
の電圧より大であり得る。ダイオード１４８のアノード
は、導体１５５によってアドレスライン１２０と接続さ
れている。電源Ｖ ｃ ｃ ＋ ｓＶ ｃ Ｃ２、Ｖ
ｚ （１及び■、８２それぞれの電圧レベルは、ライン
ドライバ１３２乃至１３４が所期のように動作し、それ
によって正及び０、負及びＯあるいは正及び負であり得
る所望の２個の異なるＤＣ電圧レベルをライン１２０に
おいて発生させることを可能にする任意の適当な値に選
択され得る。以下の説明のために、上記４個の電圧源そ
れぞれの電圧レベルは図中に記したように＋ＩＯＶ、＋
５Ｖ、−５Ｖ及びＯｖと仮定され得る。
約９ボルトのしきい値電圧Ｖ□を有するしきい値スイッ
チに関する典型的なＩ−Ｖ特性を、複合対称曲線１６０
として第５Ｂ図に示す、第５Ｂ図の第一象限の曲線部分
１６２が示すように、スイッチが“オフ”状態にある時
、電圧がしきい値電圧ｖ０となる点１６４に達するまで
増大しても電流はごく僅かしか増大しない、しきい値電
圧■、工に達すると、スイッチの抵抗は曲線１６０の部
分１６６によって表される非常に導電性の“オン”状態
へときわめて急速に変化し、かつこの非常に導電性の状
態に、スイッチを流れる電流が最小保持電流■工より小
さくなるまで留まる。Ｉ、Ｉに関連する保持電圧■□は
１デ通、しき・い値スイッチ内の半導体層の８ｉ蓋、厚
み及び横断面積のような様々なパラメータに従属して０
．１〜１ボルトのオーダである。Ｉ−ｖＩｌｂ線の大抵
抗部分における点１６４直前の抵抗は、該曲線の部分１
６６でのオン状態抵抗より４桁あるいは５桁かそれ以上
大であり得る。上記パラメータに従属して、オン状態抵
抗は典型的には数オームから数百オームであり得、また
オン状態抵抗は子方乃至数子方オームから数百メガオー
ム（あるいはそれ以上）であり得る。第５Ｂ図の第三象
限に示したＩ−Ｖ曲線１６０の負の部分、即ち大抵抗部
分１７２及び小抵抗部分１７６は、点１７４における負
のしきい値切り替え電圧も含め、該曲ＵＡ１６０の正の
部分とほぼ対称である。しきい値スイッチをオフ状態か
らオン状態に切り替えるのに実際に必要な時間は、デバ
イス厚み、しきい値電圧、半導体材料の種類、トリガ電
圧パルスのスルーレート等のよ−うな集積回路設計者に
よって制御される幾つかの要因に従属する０本発明のラ
インドライバ回路において、しきい値スイッチは好まし
くは直流（ＤＣ）デバイスとして動作し、即ちこの動作
は第−及び第三象限両方のＩ−Ｖ曲線によってではなく
、いずれか一方の象限のＩ−Ｖｌｌｌｌｔ！によって示
される。
チに関する典型的なＩ−Ｖ特性を、複合対称曲線１６０
として第５Ｂ図に示す、第５Ｂ図の第一象限の曲線部分
１６２が示すように、スイッチが“オフ”状態にある時
、電圧がしきい値電圧ｖ０となる点１６４に達するまで
増大しても電流はごく僅かしか増大しない、しきい値電
圧■、工に達すると、スイッチの抵抗は曲線１６０の部
分１６６によって表される非常に導電性の“オン”状態
へときわめて急速に変化し、かつこの非常に導電性の状
態に、スイッチを流れる電流が最小保持電流■工より小
さくなるまで留まる。Ｉ、Ｉに関連する保持電圧■□は
１デ通、しき・い値スイッチ内の半導体層の８ｉ蓋、厚
み及び横断面積のような様々なパラメータに従属して０
．１〜１ボルトのオーダである。Ｉ−ｖＩｌｂ線の大抵
抗部分における点１６４直前の抵抗は、該曲線の部分１
６６でのオン状態抵抗より４桁あるいは５桁かそれ以上
大であり得る。上記パラメータに従属して、オン状態抵
抗は典型的には数オームから数百オームであり得、また
オン状態抵抗は子方乃至数子方オームから数百メガオー
ム（あるいはそれ以上）であり得る。第５Ｂ図の第三象
限に示したＩ−Ｖ曲線１６０の負の部分、即ち大抵抗部
分１７２及び小抵抗部分１７６は、点１７４における負
のしきい値切り替え電圧も含め、該曲ＵＡ１６０の正の
部分とほぼ対称である。しきい値スイッチをオフ状態か
らオン状態に切り替えるのに実際に必要な時間は、デバ
イス厚み、しきい値電圧、半導体材料の種類、トリガ電
圧パルスのスルーレート等のよ−うな集積回路設計者に
よって制御される幾つかの要因に従属する０本発明のラ
インドライバ回路において、しきい値スイッチは好まし
くは直流（ＤＣ）デバイスとして動作し、即ちこの動作
は第−及び第三象限両方のＩ−Ｖ曲線によってではなく
、いずれか一方の象限のＩ−Ｖｌｌｌｌｔ！によって示
される。
第１１図の回路１３０の動作を、第５Ａ図を参照しつつ
説明する。第５Ａ図に示した５個の波形１８０．１８２
．１８４．１９０及び１９２はそれぞれ、各波形グラフ
の垂直軸の傍らに記号Ｖ 、４．、Ｖ 、、、、Ｖ 、
、。、Ｖ１５゜及びＶ、、６で指示した接続点１４３の
電圧、しきい値デバイス１３６に印加される電圧、アド
レスライン１２０の電圧、トランジスタ１５０のゲート
１５３に付与される電圧、並びにしきい値デバイス１４
６に印加される電圧に対応する。 Ｉ！Ｉ！宜上、ダイ
オード１３８及び１４８のような図示したダイオードに
おける順電圧降下は約１ボルトとする。また、第４図そ
の他に図示した全しきい値デバイスのしきい値電圧は９
ボルトとする。しかし、ダイオードでの順電圧降下がダ
イオードの種類、ダイオードの幾何寸法、ダイオードを
流れる電流等のような良く知られた要因に従属して変化
することは、当業者には明らかである。当業者にはまた
、本発明に用いたしきい値スイッチのしきい［圧が、該
スイッチ内の半導体材料を通る電路を所定の長さあるい
は幅とすることによっていかなるＭ望の電圧値にも容易
に変更され得ることも明らかである。同様に、薄膜ダイ
オード及びしきい値スイッチ等の寸法は必要な電流に適
合するように変更され得る。
説明する。第５Ａ図に示した５個の波形１８０．１８２
．１８４．１９０及び１９２はそれぞれ、各波形グラフ
の垂直軸の傍らに記号Ｖ 、４．、Ｖ 、、、、Ｖ 、
、。、Ｖ１５゜及びＶ、、６で指示した接続点１４３の
電圧、しきい値デバイス１３６に印加される電圧、アド
レスライン１２０の電圧、トランジスタ１５０のゲート
１５３に付与される電圧、並びにしきい値デバイス１４
６に印加される電圧に対応する。 Ｉ！Ｉ！宜上、ダイ
オード１３８及び１４８のような図示したダイオードに
おける順電圧降下は約１ボルトとする。また、第４図そ
の他に図示した全しきい値デバイスのしきい値電圧は９
ボルトとする。しかし、ダイオードでの順電圧降下がダ
イオードの種類、ダイオードの幾何寸法、ダイオードを
流れる電流等のような良く知られた要因に従属して変化
することは、当業者には明らかである。当業者にはまた
、本発明に用いたしきい値スイッチのしきい［圧が、該
スイッチ内の半導体材料を通る電路を所定の長さあるい
は幅とすることによっていかなるＭ望の電圧値にも容易
に変更され得ることも明らかである。同様に、薄膜ダイ
オード及びしきい値スイッチ等の寸法は必要な電流に適
合するように変更され得る。
最初、第５Ａ図の時点上〇に示したように、アドレスラ
イン１２０は０ボルトであり、またしきい値デバイス１
３６及び１４６並びにトランジスタ１４０及び１５０は
遮断状態にある０時点Ｌ１において、ｌ・ランジスタ１
４０のゲー１〜１４３への入力信号１８０が高い値とな
り、トランジスタ１４０をオン状態にする。トランジス
タ１４０が導電を開始すると、約０ボルトであった接続
点１４１の電圧レベルは一５ｖである給電電圧Ｖ■、へ
と低下する。その結果、波形１８２に示したように、し
きい値デバイス１３６に印加される電圧は増大して、点
１８３において９ボルトに達し、それによってしきい値
デバイス１３６をオン状態にする。オン状態となったデ
バイス１３６は直ちに、接続点１４１、アドレスライン
１２０、並びに飽和しているトランジスタ１４０に多量
の電流を供給する・。
イン１２０は０ボルトであり、またしきい値デバイス１
３６及び１４６並びにトランジスタ１４０及び１５０は
遮断状態にある０時点Ｌ１において、ｌ・ランジスタ１
４０のゲー１〜１４３への入力信号１８０が高い値とな
り、トランジスタ１４０をオン状態にする。トランジス
タ１４０が導電を開始すると、約０ボルトであった接続
点１４１の電圧レベルは一５ｖである給電電圧Ｖ■、へ
と低下する。その結果、波形１８２に示したように、し
きい値デバイス１３６に印加される電圧は増大して、点
１８３において９ボルトに達し、それによってしきい値
デバイス１３６をオン状態にする。オン状態となったデ
バイス１３６は直ちに、接続点１４１、アドレスライン
１２０、並びに飽和しているトランジスタ１４０に多量
の電流を供給する・。
その結果接続点１４１の電圧は、＋５ＶであるＶＢＨに
近付く１時点ｔ２において、トランジスタ１４０は入力
信号１８０が低い値となることによってオフ状態とされ
る。しきい値デバイス１３６に印加される電圧は、アド
レスライン１２０の電圧レベルが波形１８４に示したよ
うに上昇し、時点ｔ、において約４ボルトに達する間に
、波形１８２の点１８５に示すように１ボルト未満に減
小する。アドレスライン１２０の充電量が低下すると、
しきい値デバイス１３６を流れる電流は該電流が時点ｔ
３１こおいてデバイス１３６の最小保持電流を下回るま
で減少し、上記時点ｔ。
近付く１時点ｔ２において、トランジスタ１４０は入力
信号１８０が低い値となることによってオフ状態とされ
る。しきい値デバイス１３６に印加される電圧は、アド
レスライン１２０の電圧レベルが波形１８４に示したよ
うに上昇し、時点ｔ、において約４ボルトに達する間に
、波形１８２の点１８５に示すように１ボルト未満に減
小する。アドレスライン１２０の充電量が低下すると、
しきい値デバイス１３６を流れる電流は該電流が時点ｔ
３１こおいてデバイス１３６の最小保持電流を下回るま
で減少し、上記時点ｔ。
でデバイス１３６はその大抵抗状態に戻る。
しきい値デバイス１３６がオフ状態になると、コンデン
サ１２２に蓄えられた電荷が、抵抗器１２４によって表
されるセル及び漏れ電路によって用い尽くされ、もしく
はそれらを通過して漏れる。従ってアドレスライン１２
０の電圧は、波形１８４の桜やかに傾斜した部分１８６
が示すようにゆっくり減小しだす。
サ１２２に蓄えられた電荷が、抵抗器１２４によって表
されるセル及び漏れ電路によって用い尽くされ、もしく
はそれらを通過して漏れる。従ってアドレスライン１２
０の電圧は、波形１８４の桜やかに傾斜した部分１８６
が示すようにゆっくり減小しだす。
時点ｔ、からｔ、までの間に、アドレスライン１２０に
接続された単独セル、あるいは複数個のセルの総てが、
セルの反対側に当業者に公知の方法で接続された対応ア
ドレスラインに適当な電圧を付与することによって確実
にアクセスあるいはアドレス指定され得る。
接続された単独セル、あるいは複数個のセルの総てが、
セルの反対側に当業者に公知の方法で接続された対応ア
ドレスラインに適当な電圧を付与することによって確実
にアクセスあるいはアドレス指定され得る。
第一のしきい値デバイス１３６がオフ状態になり、ライ
ン＋２０の電圧を増大させるとライン１２０上の電荷が
ダイオード１４８を自由に流れ、その結果ダイオード１
４８の接合電圧が凌駕されるや、第二のしきい値デバイ
スに印加される電圧も波形１９２に示したように増大し
だず。
ン＋２０の電圧を増大させるとライン１２０上の電荷が
ダイオード１４８を自由に流れ、その結果ダイオード１
４８の接合電圧が凌駕されるや、第二のしきい値デバイ
スに印加される電圧も波形１９２に示したように増大し
だず。
時点ｔ１において、第二のトランジスタ１５０のゲート
１５３に付与される波形１９０は、約０ポルＩ・であり
得る低状態から約＋１０ボルトであり得る高状憩に切り
替わり、それによってトランジスタ１５０をオン状態に
する。トランジスタ１５０が導電を開始すると、接続点
１５１の電圧は急速に増大して、１０ボルトである給電
電圧ＶＣＣ２に近付く、波形１９２の点１９４に示した
ように、しきい値デバイス１４６に印加される電圧が９
ボルトを越えると、スイッチ１４６はその大抵抗状態か
ら小抵抗状態へと急速に変化し、その結果接続点１５１
の電圧は急速に減小し得る０点１９６に示したように印
加電圧が約３ボルトを下回るやいなや、スイッチ１４６
は急速にアドレスライン１２０に放電させ始める０時点
ｔｓまでに、デバイス１４６を流れる電流は減少して最
小保持電流を下回り、その結果デバイス１４６はその高
インピーダンス状態に戻る。アドレスライン１２０の電
圧も、しきい値スイッチ１４６の始動時から時点ｔ、ま
での間に減小して、Ｖ ｍ ｚ ２にダイオード１４８
の順降下もしくは接合電圧を加えたものにほぼ等しい値
となる。■、２が０ボルトである場合、ダイオード１４
８の接合電圧が約１ボルトであるとすると、アドレスラ
イン１２０は約１ボルトである。アドレスライン１２０
を０ボルトに非常に近い電圧に戻すことが新車である場
合、給電電圧■□２は例えば約−１ボルトといつな、孤
かにより低い値とされ得る。
１５３に付与される波形１９０は、約０ポルＩ・であり
得る低状態から約＋１０ボルトであり得る高状憩に切り
替わり、それによってトランジスタ１５０をオン状態に
する。トランジスタ１５０が導電を開始すると、接続点
１５１の電圧は急速に増大して、１０ボルトである給電
電圧ＶＣＣ２に近付く、波形１９２の点１９４に示した
ように、しきい値デバイス１４６に印加される電圧が９
ボルトを越えると、スイッチ１４６はその大抵抗状態か
ら小抵抗状態へと急速に変化し、その結果接続点１５１
の電圧は急速に減小し得る０点１９６に示したように印
加電圧が約３ボルトを下回るやいなや、スイッチ１４６
は急速にアドレスライン１２０に放電させ始める０時点
ｔｓまでに、デバイス１４６を流れる電流は減少して最
小保持電流を下回り、その結果デバイス１４６はその高
インピーダンス状態に戻る。アドレスライン１２０の電
圧も、しきい値スイッチ１４６の始動時から時点ｔ、ま
での間に減小して、Ｖ ｍ ｚ ２にダイオード１４８
の順降下もしくは接合電圧を加えたものにほぼ等しい値
となる。■、２が０ボルトである場合、ダイオード１４
８の接合電圧が約１ボルトであるとすると、アドレスラ
イン１２０は約１ボルトである。アドレスライン１２０
を０ボルトに非常に近い電圧に戻すことが新車である場
合、給電電圧■□２は例えば約−１ボルトといつな、孤
かにより低い値とされ得る。
第５Ａ図に示したように、アドレスライン１２０に関し
て上述したアドレス指定サイクルはｔ２＋及びｔ４１の
ような、幾分かの時間間隔を置いた後の時点に反復され
得る。第５Ａ図のタイミングチャートは時点ｔ０、ｔ６
、ｔ２等の時間間隔を等しいものとして示しているが、
時間間隔が等しくなくともよいことは、当業者には明ら
かである。特に、アドレスライン１２０が＋４ｖである
間に該ライン１２０閃連のセルをアクセスする時間を延
長するべく、４単位より長い時間間隔がｔ、とｔ７との
間に容易に設定され得る。
て上述したアドレス指定サイクルはｔ２＋及びｔ４１の
ような、幾分かの時間間隔を置いた後の時点に反復され
得る。第５Ａ図のタイミングチャートは時点ｔ０、ｔ６
、ｔ２等の時間間隔を等しいものとして示しているが、
時間間隔が等しくなくともよいことは、当業者には明ら
かである。特に、アドレスライン１２０が＋４ｖである
間に該ライン１２０閃連のセルをアクセスする時間を延
長するべく、４単位より長い時間間隔がｔ、とｔ７との
間に容易に設定され得る。
通常、しきい値スイッチのターンオン時間は該スイッチ
のしきい値電圧を越える電圧差に非線形に従罵するとさ
れている。即ち、しきい値デバイス１３６及び１４６の
ターンオン時間は、接続点１４１及び１５１それぞれに
付与される電圧パルスの振幅、を増大することによって
短くされ得る。このことは、例えば給電電圧■■、及び
Ｖｃｃ２の絶対振幅を増大することによって達成され得
る。
のしきい値電圧を越える電圧差に非線形に従罵するとさ
れている。即ち、しきい値デバイス１３６及び１４６の
ターンオン時間は、接続点１４１及び１５１それぞれに
付与される電圧パルスの振幅、を増大することによって
短くされ得る。このことは、例えば給電電圧■■、及び
Ｖｃｃ２の絶対振幅を増大することによって達成され得
る。
ダイオード１３８及び１４８は、それぞれしきい値切り
習え回路１３２及び１３４の重要な構成要素である。
習え回路１３２及び１３４の重要な構成要素である。
ダイオード１３８及び１４８は、回路１３２及び１３４
それぞれのしきい値スイッチをオン状態にするためそれ
ぞれの電界効果トランジスタによってダンプされなけれ
ばならない漂遊電荷の量を最少化する０例えば、しきい
値スイッチ１３６をオン状態にするには、しきい値スイ
ッチ１３６、ダイオード１３８及びトランジスタ１４０
の接続点１４１と接続された方の側もしくは電極に関連
する電荷のみが電界効果トランジスタ１４０によって散
らされ、もしくはダンプされればよく、なぜならダイオ
ード１３８が有効に、アドレスライン１２０や該ライン
１２０に接続されたセルの電荷がトランジスタ１４０に
よってダンプされるのを一切阻止するからである。従っ
て、トランジスタ１４０は、上記のようなデバイス電荷
並びに接続点１４１自体の任意電荷をダンプするのに多
大の電流処理能力を必要としないので比較的小型であり
得、かつ高速で動作し得る。ダイオード１４８は、しき
い値切り替え回路１３４のためにダイオード１３８と同
様の機能を果たす。
それぞれのしきい値スイッチをオン状態にするためそれ
ぞれの電界効果トランジスタによってダンプされなけれ
ばならない漂遊電荷の量を最少化する０例えば、しきい
値スイッチ１３６をオン状態にするには、しきい値スイ
ッチ１３６、ダイオード１３８及びトランジスタ１４０
の接続点１４１と接続された方の側もしくは電極に関連
する電荷のみが電界効果トランジスタ１４０によって散
らされ、もしくはダンプされればよく、なぜならダイオ
ード１３８が有効に、アドレスライン１２０や該ライン
１２０に接続されたセルの電荷がトランジスタ１４０に
よってダンプされるのを一切阻止するからである。従っ
て、トランジスタ１４０は、上記のようなデバイス電荷
並びに接続点１４１自体の任意電荷をダンプするのに多
大の電流処理能力を必要としないので比較的小型であり
得、かつ高速で動作し得る。ダイオード１４８は、しき
い値切り替え回路１３４のためにダイオード１３８と同
様の機能を果たす。
成る種のフラットパネル表示装置に用いられるＦ’１
Ｂ５アレイのような電子アレイは、アドレスラインが選
択的にアクセスされている間比較的大きい電流を必要と
する。このことを、フラットパネル表示装置に用いられ
る典型的なセルである、比較的高抵抗率の誘導体として
機能するネマチック液晶材料のような米作用材料によっ
て分離されて互いから僅かに離隔して位置する、平行プ
レートを有する小型コンデンサとしてＲＩｍする２個の
電極から成るセルによって説明する。各セルの電極の面
精はかなり大きく、普通１辺が数百ミクロンのオーダで
ある。液晶材料に付与される持続ＤＣ電圧に起因し得る
該材料の損傷を防止するために、各セルは交番極性で充
電され、即ちセルは連続するフレーム周期の間反対極性
の電圧を付与される。
Ｂ５アレイのような電子アレイは、アドレスラインが選
択的にアクセスされている間比較的大きい電流を必要と
する。このことを、フラットパネル表示装置に用いられ
る典型的なセルである、比較的高抵抗率の誘導体として
機能するネマチック液晶材料のような米作用材料によっ
て分離されて互いから僅かに離隔して位置する、平行プ
レートを有する小型コンデンサとしてＲＩｍする２個の
電極から成るセルによって説明する。各セルの電極の面
精はかなり大きく、普通１辺が数百ミクロンのオーダで
ある。液晶材料に付与される持続ＤＣ電圧に起因し得る
該材料の損傷を防止するために、各セルは交番極性で充
電され、即ちセルは連続するフレーム周期の間反対極性
の電圧を付与される。
このような電圧印加において、アクセスサイクル開始時
にしきい値スイッチを介してアドレスラインに短時間供
給される電荷は、表示装置の画像素子のようなセルを所
望の電圧まで完全に充電するには不十分であり得る。場
合によって生じ得る上記のような問題点は、例えばしき
い値スイッチ１３６をより長時間オン状態に維持し、あ
るいはアドレスラインへの１回のアクセスサイクルの間
に繰り返しオン状態にすることによって解決される。
にしきい値スイッチを介してアドレスラインに短時間供
給される電荷は、表示装置の画像素子のようなセルを所
望の電圧まで完全に充電するには不十分であり得る。場
合によって生じ得る上記のような問題点は、例えばしき
い値スイッチ１３６をより長時間オン状態に維持し、あ
るいはアドレスラインへの１回のアクセスサイクルの間
に繰り返しオン状態にすることによって解決される。
この解決法は単に、トランジスタ１４０のゲート１４３
に付墜される波形１８０が高状態に維持される期間を延
長することによって達成可能である０例えば、ゲート端
子１４３は第５Ａ図の波形１８０に点線１８８で示した
ように、およそ時点ｔ、まで継続して高状態に維持され
得る。あるいは他の場合には、しきい値スイッチがオン
状態に維持され、あるいは反復してオン状態にされる時
間間隔の間、ゲートもしくは入力端子に付与されるＩ・
リガ信号は周期的に脈動して鉱山波形のような比較的高
周波の波形を有し得る。上記のような回路において、ト
ランジスタ１４０の寸法は、該トランジスタ１４０を辻
続的に流れる電流の量がしきい値スイッチ１３６の最少
保持電流より僅かに多く、その結果１個の特定アクセス
サイクルの間にアドレスライン１２０が通常予想される
ような量の電荷を必要としなかったとしてもスイッチ１
３６がオン状態に維持されるように決定されることが好
ましい、同様の方策が第二のしきい値切りθえ回路１３
４に関しても、しきい値スイッチ１４６を介してアドレ
スライン１２０により完全に放電させるための付加的な
時間を設けるべく用いられ得る。波形１９０の点線１９
８は、回路１３４に関する方策実施の一方法を示す。
に付墜される波形１８０が高状態に維持される期間を延
長することによって達成可能である０例えば、ゲート端
子１４３は第５Ａ図の波形１８０に点線１８８で示した
ように、およそ時点ｔ、まで継続して高状態に維持され
得る。あるいは他の場合には、しきい値スイッチがオン
状態に維持され、あるいは反復してオン状態にされる時
間間隔の間、ゲートもしくは入力端子に付与されるＩ・
リガ信号は周期的に脈動して鉱山波形のような比較的高
周波の波形を有し得る。上記のような回路において、ト
ランジスタ１４０の寸法は、該トランジスタ１４０を辻
続的に流れる電流の量がしきい値スイッチ１３６の最少
保持電流より僅かに多く、その結果１個の特定アクセス
サイクルの間にアドレスライン１２０が通常予想される
ような量の電荷を必要としなかったとしてもスイッチ１
３６がオン状態に維持されるように決定されることが好
ましい、同様の方策が第二のしきい値切りθえ回路１３
４に関しても、しきい値スイッチ１４６を介してアドレ
スライン１２０により完全に放電させるための付加的な
時間を設けるべく用いられ得る。波形１９０の点線１９
８は、回路１３４に関する方策実施の一方法を示す。
しきい値スイッチは、上記のようなデバイスの幾つかに
おいて１平方センチメートル当たり約２×１０４アンペ
アの多孔飽和電流密度のような、非常に高い充電能力を
有する。即ち、導体もしくはライン１２０のようなアド
レスラインに付加的なキャパシタンスを意図的に付与あ
るいは接続することが可能である。上記のような付加的
なキャパシタンスは、例えばラインドライバ回路によっ
て充電されるべき導体の直下に位置する接地のような電
圧源に接続された、絶縁されたプレートの形成によって
容易に実現され得る。このように実現される付加的なキ
ャパシタンスは、二つの利点をもたらす、第一に、付加
的なコンデンサ１２８に蓄えられる付加的な電荷が、し
きい値スイッチ１３６が導電状態から遮断状態に変化す
る時間の経過後にセル抵抗もしくは漏れ抵抗１２４を介
してアドレスライン１２０において生起する電圧降下の
低減を助長する。第二に、コンデンサ１２８の充電に必
要な付加的な電流は、しきい値スイッチ１３６のオン状
態を僅かに長引かせて、ラインドライバ回路１３２がア
ドレスライン１２０に所期の電圧を獲得させる機会を増
やすのに有用である。このどとは、幾つかの種類のアレ
イではアドレスライン１２０に関連するセルが、特別の
アクセスサイクルの間に幾らがの充電があったとしても
多くの電荷を必要としないので望ましい、上記のような
事態は、例えばアクセスサイクルにおいてライン１２０
に関連するセルのうち僅かなパーセンテージのセルしか
オン状！ぷにされない、もしくはドライブされない場合
に生起し得る。
おいて１平方センチメートル当たり約２×１０４アンペ
アの多孔飽和電流密度のような、非常に高い充電能力を
有する。即ち、導体もしくはライン１２０のようなアド
レスラインに付加的なキャパシタンスを意図的に付与あ
るいは接続することが可能である。上記のような付加的
なキャパシタンスは、例えばラインドライバ回路によっ
て充電されるべき導体の直下に位置する接地のような電
圧源に接続された、絶縁されたプレートの形成によって
容易に実現され得る。このように実現される付加的なキ
ャパシタンスは、二つの利点をもたらす、第一に、付加
的なコンデンサ１２８に蓄えられる付加的な電荷が、し
きい値スイッチ１３６が導電状態から遮断状態に変化す
る時間の経過後にセル抵抗もしくは漏れ抵抗１２４を介
してアドレスライン１２０において生起する電圧降下の
低減を助長する。第二に、コンデンサ１２８の充電に必
要な付加的な電流は、しきい値スイッチ１３６のオン状
態を僅かに長引かせて、ラインドライバ回路１３２がア
ドレスライン１２０に所期の電圧を獲得させる機会を増
やすのに有用である。このどとは、幾つかの種類のアレ
イではアドレスライン１２０に関連するセルが、特別の
アクセスサイクルの間に幾らがの充電があったとしても
多くの電荷を必要としないので望ましい、上記のような
事態は、例えばアクセスサイクルにおいてライン１２０
に関連するセルのうち僅かなパーセンテージのセルしか
オン状！ぷにされない、もしくはドライブされない場合
に生起し得る。
第６図は、アドレスライン１２０並びに２個のラインド
ライバ回路２１２及び２１４を有する別の回路２１０を
示し、この回路２１０は、トランジスタ１４０及び１５
０に替えてコンデンサ２１６及び２１８が用いられてい
る点で第４図の回路１３０に相違する。コンデンサ２１
６の寸法を適当に決定することによって、しきい値スイ
ッチ１３Ｇをトリガする信号は入力端子１４３から接続
点１４１に達し得る。同様にコンデンサ２１８は、入力
端子１５３に付与されたトリガ信号がしきい値スイッチ
１４６をオン状態にし得るように寸法決定され得る。第
６図に示したように、回路２１０の入力端子１４３に付
与される波形２１７は好ましくは時点ｔ１において高状
態から低状態に移行し、かつ時点ｔ２には低状態から高
状態に移行する。
ライバ回路２１２及び２１４を有する別の回路２１０を
示し、この回路２１０は、トランジスタ１４０及び１５
０に替えてコンデンサ２１６及び２１８が用いられてい
る点で第４図の回路１３０に相違する。コンデンサ２１
６の寸法を適当に決定することによって、しきい値スイ
ッチ１３Ｇをトリガする信号は入力端子１４３から接続
点１４１に達し得る。同様にコンデンサ２１８は、入力
端子１５３に付与されたトリガ信号がしきい値スイッチ
１４６をオン状態にし得るように寸法決定され得る。第
６図に示したように、回路２１０の入力端子１４３に付
与される波形２１７は好ましくは時点ｔ１において高状
態から低状態に移行し、かつ時点ｔ２には低状態から高
状態に移行する。
回路２１０の入力端子１５３に付与される波形２１９は
通常は０ボルトのような低い値を取り、かつ回路２１０
のしきい値スイッチ１４６をトリガするため瞬間的に、
図中に記した＋１０ボルトのような高い値に上回路２２
０を示し、この回路２２０は、トランジスタ１４０及び
１５０それぞれに替えてダイオード２２６及び２２８の
ような整流デバイスが用いられている点で第４図の回路
１３０に相違する１回路２２０の入力端子１４３及び１
５３のドライブに用いられる波形は全体的な形状並びに
極性において、第６図の回路２１０の入力端子のドライ
ブに用いられる波形２１フ及び２１９と実質的に同じで
あり得る。
通常は０ボルトのような低い値を取り、かつ回路２１０
のしきい値スイッチ１４６をトリガするため瞬間的に、
図中に記した＋１０ボルトのような高い値に上回路２２
０を示し、この回路２２０は、トランジスタ１４０及び
１５０それぞれに替えてダイオード２２６及び２２８の
ような整流デバイスが用いられている点で第４図の回路
１３０に相違する１回路２２０の入力端子１４３及び１
５３のドライブに用いられる波形は全体的な形状並びに
極性において、第６図の回路２１０の入力端子のドライ
ブに用いられる波形２１フ及び２１９と実質的に同じで
あり得る。
回路２２０では、ダイオード２２６及び２２８に替えて
様々な非線形切り替えデバイスが用いられ得る。
様々な非線形切り替えデバイスが用いられ得る。
例えば、第７Ｂ図に示すようにｎｉｎ型半導体デバイス
２２６′及び２２８′が、ダイオード２２６及び２２８
それぞれの替わりに用いられ得る。第７Ｃ図に示すよう
に、ｎπｎ型非線形しきい値デバイス２２６″及び２２
８″もダイオード２２６及び２２８それぞれの替わりに
用いられ得る。当然ながら、第７Ｂ図及び第７Ｃ図に示
したデバイスに替えて同様のｐｉｐミル型デバイスいは
ｐνｐｍデバイスも用いられ得る。
２２６′及び２２８′が、ダイオード２２６及び２２８
それぞれの替わりに用いられ得る。第７Ｃ図に示すよう
に、ｎπｎ型非線形しきい値デバイス２２６″及び２２
８″もダイオード２２６及び２２８それぞれの替わりに
用いられ得る。当然ながら、第７Ｂ図及び第７Ｃ図に示
したデバイスに替えて同様のｐｉｐミル型デバイスいは
ｐνｐｍデバイスも用いられ得る。
その他の非線形デバイスも、十分な高速でターンオン及
びターンオフし得るものであれば使用可能である。第７
Ａ図〜第７Ｃ図に示したようなダイオードその他の非線
形デバイスを用いる場合、入力端子１４３に付与される
べき電圧の計算の際に・、非線形デバイス２２６（ある
いは２２６′あるいは２２６″）において予想され得る
電圧降下の量を勘案する必要がある。同様の配慮は、上
述した他方のラインドライバ回路の入力端子１５３に付
与される波形に閃して必要な電圧入力を計算する際にも
なされる。
びターンオフし得るものであれば使用可能である。第７
Ａ図〜第７Ｃ図に示したようなダイオードその他の非線
形デバイスを用いる場合、入力端子１４３に付与される
べき電圧の計算の際に・、非線形デバイス２２６（ある
いは２２６′あるいは２２６″）において予想され得る
電圧降下の量を勘案する必要がある。同様の配慮は、上
述した他方のラインドライバ回路の入力端子１５３に付
与される波形に閃して必要な電圧入力を計算する際にも
なされる。
第８図は、アドレスライン１２０並びに２個のしきい値
切り替え回路２３２及び２３４を有する回路２３０を概
略的に示し、この回路２３０は、トランジスタ１４０及
び１５０それぞれに替えてしきい値スイッチ２３６及び
２３８が用いられている点で第４図の回路１３０に相。
切り替え回路２３２及び２３４を有する回路２３０を概
略的に示し、この回路２３０は、トランジスタ１４０及
び１５０それぞれに替えてしきい値スイッチ２３６及び
２３８が用いられている点で第４図の回路１３０に相。
違する。第６図のコンデンサ並びに第７図のダイオード
その他の非線形しきい値デバイス同様、第８図のオボニ
ックしきい値スイッチも、ラインドライバ回路に電圧Ｖ
ｆ Ｅ ｌ及びＶ ｃｃ３をもたらす必要性を取り除
く、シきい値スイッチ２３６及び２３８はまた、主要な
パワー処理しきい値スイッチ１３６及び１４６をオン状
態にするのに有利に用いられ得る超高速トリガスイッチ
として機能する。特に、しきい値スイッチのターンオン
時間は普通他の薄膜デバイスのターンオン時間より短く
、従ってラインドライバ２３２及び２３４は第４図〜第
７図の回路内の対応デバイスより高速で動作し得る。更
に、しきい値スイッチ２３６及び２３８の電流密度は先
に述べたｆＶ膜Ｉ”ランジスタ及び非線形トリガデバイ
スにおいて達成され得るものより大きいので、しきい値
スイッチ２３６及び２３８を用いることにより、回路構
造の集積化の際著しく大きい面積が節約される。
その他の非線形しきい値デバイス同様、第８図のオボニ
ックしきい値スイッチも、ラインドライバ回路に電圧Ｖ
ｆ Ｅ ｌ及びＶ ｃｃ３をもたらす必要性を取り除
く、シきい値スイッチ２３６及び２３８はまた、主要な
パワー処理しきい値スイッチ１３６及び１４６をオン状
態にするのに有利に用いられ得る超高速トリガスイッチ
として機能する。特に、しきい値スイッチのターンオン
時間は普通他の薄膜デバイスのターンオン時間より短く
、従ってラインドライバ２３２及び２３４は第４図〜第
７図の回路内の対応デバイスより高速で動作し得る。更
に、しきい値スイッチ２３６及び２３８の電流密度は先
に述べたｆＶ膜Ｉ”ランジスタ及び非線形トリガデバイ
スにおいて達成され得るものより大きいので、しきい値
スイッチ２３６及び２３８を用いることにより、回路構
造の集積化の際著しく大きい面積が節約される。
しきい値スイッチ２３６及び２３８は、しきい値スイッ
チ１３６及び１４６同様負性抵抗１，７性を呈示する。
チ１３６及び１４６同様負性抵抗１，７性を呈示する。
デバイス２３６がその高インピーダンス状態から低イン
ピーダンス状態に切り替わる時、デバイス２３Ｇではご
く任かな電圧降下しか生起せず、即ち入力端子１４３に
付与された波形から得られる電圧の実質的に総てが接続
点１４１に供給され得る。従って、ラインドライバ回路
２３２の主要なしきい値スイッチ１３６には、入力端子
１４３を介して付与される電圧パルスがほぼ完全なパル
スとして到達し、それによって主要なしきい値デバイス
１３６はより急速にターンオンされ得る。スイッチ２３
８をスイッチ１４６のトリガに用いた場合も、上記と同
様の結果が得られる。第６図の回路で用いた入力波形が
、第８図のラインドライバをドライブするのにも用いら
れ得る。第８図に示した本発明の具体例とその諸利点を
しきい値スイッチに閃して説明したが、適当な負性抵抗
特性を有する鉋の任怠の薄ｊ摸半導体デバイスも、第８
図に示したトリガデバイス２３６あるいは２３８として
用いることができる。
ピーダンス状態に切り替わる時、デバイス２３Ｇではご
く任かな電圧降下しか生起せず、即ち入力端子１４３に
付与された波形から得られる電圧の実質的に総てが接続
点１４１に供給され得る。従って、ラインドライバ回路
２３２の主要なしきい値スイッチ１３６には、入力端子
１４３を介して付与される電圧パルスがほぼ完全なパル
スとして到達し、それによって主要なしきい値デバイス
１３６はより急速にターンオンされ得る。スイッチ２３
８をスイッチ１４６のトリガに用いた場合も、上記と同
様の結果が得られる。第６図の回路で用いた入力波形が
、第８図のラインドライバをドライブするのにも用いら
れ得る。第８図に示した本発明の具体例とその諸利点を
しきい値スイッチに閃して説明したが、適当な負性抵抗
特性を有する鉋の任怠の薄ｊ摸半導体デバイスも、第８
図に示したトリガデバイス２３６あるいは２３８として
用いることができる。
第９図は、アドレスライン１２０並びにしきい値切り替
え回路２４２及び２４４を有する回路２４０を示し、こ
の回路２４０は、トランジスタ１４０及び１５０が完全
に省略され、その結果接続点１４１及び１５１が入力端
子１４３及び１５３それぞれとして用いられる点で第４
図の回路１３０に相違する。従って、回路２４２及び２
４４は、しきい値スイッチをオン状態にする傾向を有し
得る雑音スパイクに関して各回路２４２乃至２４４のし
きい値スイッチをＭＩ！Ｆｒするべく８！ｌ能する絶オ
、タデバイスを一切有しない、しがし、これらの回路２
４２及び２４４は各々その入力端子に付与された完全な
トリガ信号を直接しきい値スイッチにもなら、し、該ス
イッチをオン状態にするという利点を存する。トリガ信
号は、第６図に示した入力波形の形態を取り得る。
え回路２４２及び２４４を有する回路２４０を示し、こ
の回路２４０は、トランジスタ１４０及び１５０が完全
に省略され、その結果接続点１４１及び１５１が入力端
子１４３及び１５３それぞれとして用いられる点で第４
図の回路１３０に相違する。従って、回路２４２及び２
４４は、しきい値スイッチをオン状態にする傾向を有し
得る雑音スパイクに関して各回路２４２乃至２４４のし
きい値スイッチをＭＩ！Ｆｒするべく８！ｌ能する絶オ
、タデバイスを一切有しない、しがし、これらの回路２
４２及び２４４は各々その入力端子に付与された完全な
トリガ信号を直接しきい値スイッチにもなら、し、該ス
イッチをオン状態にするという利点を存する。トリガ信
号は、第６図に示した入力波形の形態を取り得る。
しきい値スイッチ１３６及び１４６への給電電流をアド
レスライン１２０の最初の充電あるいは放電時間 ′
よりはるかに長い時間流す方法は、既に第４図の具体例
に関して説明した。上記方法は、第６図〜第９図に示し
たような本発明の他のラインドライバ回路にも適用され
得る。
レスライン１２０の最初の充電あるいは放電時間 ′
よりはるかに長い時間流す方法は、既に第４図の具体例
に関して説明した。上記方法は、第６図〜第９図に示し
たような本発明の他のラインドライバ回路にも適用され
得る。
■、 ζレス ゼ・Ｕ
第１０Δ図は、破線２５６の下側及び上側それぞれに示
した２個の部分２５２及び２５４を有する回路２５０の
説明図である。上側の部分２５４はデジタル式に符号化
されたアドレス信号の発生源の可能な一構成を示し、上
記アドレス信号は、概略的に図示した集積ダイオードゲ
ートアドレス復号回路の形態の下側の部分２５２に並列
に供給される０回路２５２は、ライン２６０及び２６４
上の２個の二進信号Ａ及びＢ、ライン２６２及び２６６
上の、上記信号Ａ及びＢの補数信号、並びにライン２６
８上のアドレスストローブ信号を復号する。上記語信号
は、上側の部分２５４のアドレスジェネレータ２フ０並
びにラインドライバの組２７２によって並列に供給され
る０部分２５２によって復号された信号は、第６図〜第
９図に示した端子１４３のような入力端子をドライブす
るのに有用である。アドレス入力ライン２６０〜２６６
上の信号は、特に回路部分２５２に含まれた、ライン２
７４．２７６．２７８及び２８０上に適当な入力パルス
を発生ずるダイオード論理ゲートによって復号される。
した２個の部分２５２及び２５４を有する回路２５０の
説明図である。上側の部分２５４はデジタル式に符号化
されたアドレス信号の発生源の可能な一構成を示し、上
記アドレス信号は、概略的に図示した集積ダイオードゲ
ートアドレス復号回路の形態の下側の部分２５２に並列
に供給される０回路２５２は、ライン２６０及び２６４
上の２個の二進信号Ａ及びＢ、ライン２６２及び２６６
上の、上記信号Ａ及びＢの補数信号、並びにライン２６
８上のアドレスストローブ信号を復号する。上記語信号
は、上側の部分２５４のアドレスジェネレータ２フ０並
びにラインドライバの組２７２によって並列に供給され
る０部分２５２によって復号された信号は、第６図〜第
９図に示した端子１４３のような入力端子をドライブす
るのに有用である。アドレス入力ライン２６０〜２６６
上の信号は、特に回路部分２５２に含まれた、ライン２
７４．２７６．２７８及び２８０上に適当な入力パルス
を発生ずるダイオード論理ゲートによって復号される。
ライン２７４〜２８０は、ア°レイ中の４本のアドレス
ラインをトリガするのに用いられる行選択ラインであり
得る８例えば、Ｐｉ数のラインもしくは行が連続的にア
ドレス指定される成る種の電子マトリクスアレイにおい
て、行選択ライン２７４〜２８０は連続する４木のライ
ンもしくは四つの行Ｒ１〜Ｒ４をアドレス指定するのに
用いられ得る。第１０Ｂ図の真理値表は、アドレス入力
信号Ａ及びＢの任二の組み合わせに応答して入力ライン
２７４〜２８０のいずれがオン状態となるかを示す。
ラインをトリガするのに用いられる行選択ラインであり
得る８例えば、Ｐｉ数のラインもしくは行が連続的にア
ドレス指定される成る種の電子マトリクスアレイにおい
て、行選択ライン２７４〜２８０は連続する４木のライ
ンもしくは四つの行Ｒ１〜Ｒ４をアドレス指定するのに
用いられ得る。第１０Ｂ図の真理値表は、アドレス入力
信号Ａ及びＢの任二の組み合わせに応答して入力ライン
２７４〜２８０のいずれがオン状態となるかを示す。
上側の回路部分２５４はライン２８２上にクロック信号
を有し得、このクロック信号はアドレスジェネレータ２
７０のクロック入力並びに単安定デバイス２８４にもた
らされ、単安定デバイス２８４はライン２８２からクロ
ックパルスを受は収るとライン２８６上に、タイミング
を付与された出力を発生する。タイミングを１１与され
たライン２８６上の出力は、アドレスストローブ信号と
して機能する。即ち、ライン２８６上の負性進行アドレ
スストローブパルスのタイミング及び持続時間は、行選
択ライン２７４〜２８０上の各負性進行パルスがいつ開
始し、かつどれほど長く持続するかの決定要因となる。
を有し得、このクロック信号はアドレスジェネレータ２
７０のクロック入力並びに単安定デバイス２８４にもた
らされ、単安定デバイス２８４はライン２８２からクロ
ックパルスを受は収るとライン２８６上に、タイミング
を付与された出力を発生する。タイミングを１１与され
たライン２８６上の出力は、アドレスストローブ信号と
して機能する。即ち、ライン２８６上の負性進行アドレ
スストローブパルスのタイミング及び持続時間は、行選
択ライン２７４〜２８０上の各負性進行パルスがいつ開
始し、かつどれほど長く持続するかの決定要因となる。
このことは、少なくともしきい値スイッチ１３６の保持
電圧の創出に十分な電流をトリガデバイスが処理し得る
場合に、第４図の回路１３２のようなラインドライバ回
路が継続してオン状態にある時間の長さを制御するのに
利用され得る。ライン２８６上のパルスの持続時間を変
更することによって、スイッチ１３６のようなしきい値
スイッチがオン状態にされる最短時間を容易に制御する
ことができる５あ。
電圧の創出に十分な電流をトリガデバイスが処理し得る
場合に、第４図の回路１３２のようなラインドライバ回
路が継続してオン状態にある時間の長さを制御するのに
利用され得る。ライン２８６上のパルスの持続時間を変
更することによって、スイッチ１３６のようなしきい値
スイッチがオン状態にされる最短時間を容易に制御する
ことができる５あ。
るいは他の場合には、より高周波の脈動波形がライン２
８６に付与されることによって、アドレス指定された行
選択ラインは上述のようなトリガ信号を反復して提供し
得る。
８６に付与されることによって、アドレス指定された行
選択ラインは上述のようなトリガ信号を反復して提供し
得る。
（以下余白）
第１１図は電圧レベルと作動中の回路２５０とタイミン
グを合わせたキーポイントでの波形の相対位置を示すタ
イミングチャートである。線路２６０から２６６まで、
及びアドレスストローブライン２６８上の信号はライン
ドライバにより伝達される。これらのドライバはアドレ
スストローブライン２８８を駆動する演算増幅器２９０
のような増幅器であってもよい。増幅器２９０の給電端
子は適正な供給電圧、例えば端子２９２ではｖ １喘
子２９４ではＥ２ ■ と結合される。これらはそれぞれピロポル［［４ トと一１２ボルトであることができる。供給電圧がこれ
ら２つの値をとるとき、２７４から２８０までの選択線
路上に生じる波形は第６図・−第９図のラインドライバ
回路２１２，２２２及び２４２の入力端子１４３の駆動
に適性である。
グを合わせたキーポイントでの波形の相対位置を示すタ
イミングチャートである。線路２６０から２６６まで、
及びアドレスストローブライン２６８上の信号はライン
ドライバにより伝達される。これらのドライバはアドレ
スストローブライン２８８を駆動する演算増幅器２９０
のような増幅器であってもよい。増幅器２９０の給電端
子は適正な供給電圧、例えば端子２９２ではｖ １喘
子２９４ではＥ２ ■ と結合される。これらはそれぞれピロポル［［４ トと一１２ボルトであることができる。供給電圧がこれ
ら２つの値をとるとき、２７４から２８０までの選択線
路上に生じる波形は第６図・−第９図のラインドライバ
回路２１２，２２２及び２４２の入力端子１４３の駆動
に適性である。
第１０Ａ図の回路部分２５２のダイオード論理ゲートの
作動は点線で囲んだダイオード論理ゲート３００を参照
することにより容易に理解されよう。
作動は点線で囲んだダイオード論理ゲート３００を参照
することにより容易に理解されよう。
論理ゲート３００は負論理三入力ＡＮＤゲートとして機
能し、３個のダイオード３０２．３０４及び３０６と、
図示の通り線路２６０． ２６４，２７４，２８８及び
端子２９４で負の供給電圧Ｖ と結合する３１０に接
続するＥ４ １個のレジスタ３０８とから成る。ＡＮＤゲートの一人
力、主としてアドレス入力ライン２６０及び２６４とア
ドレスストローブライン２６８のすべてが一１２ボルト
のような負の供給電圧■［［４をもつときにだけ、ライ
ン２７４で負性進行出力パルスを得ることが可能である
。この関係は第１１図に示されており、ＡＮＤゲート３
００によって導線２７４に付加される出力信号を表わす
波形３１４上の負性進行パルス３１２は、第１１図に波
形３１６，３１８及び３２０で示されるようなＡＮＤゲ
ート入力２６０．２６２及び２８８の間の低い論理レベ
ルと一致した場合にだけ現れる。
能し、３個のダイオード３０２．３０４及び３０６と、
図示の通り線路２６０． ２６４，２７４，２８８及び
端子２９４で負の供給電圧Ｖ と結合する３１０に接
続するＥ４ １個のレジスタ３０８とから成る。ＡＮＤゲートの一人
力、主としてアドレス入力ライン２６０及び２６４とア
ドレスストローブライン２６８のすべてが一１２ボルト
のような負の供給電圧■［［４をもつときにだけ、ライ
ン２７４で負性進行出力パルスを得ることが可能である
。この関係は第１１図に示されており、ＡＮＤゲート３
００によって導線２７４に付加される出力信号を表わす
波形３１４上の負性進行パルス３１２は、第１１図に波
形３１６，３１８及び３２０で示されるようなＡＮＤゲ
ート入力２６０．２６２及び２８８の間の低い論理レベ
ルと一致した場合にだけ現れる。
ＡＮＤゲート入カシカライン全部くなるとき、ダイオー
ド３０２．３０４及び３０６は効果的に逆バイアスがか
けられ、プルダウン抵抗３０８が、波形３１４の負性進
行パルス ３１２により表されるように、線路２７４を
供給電圧レベルＶ Ｅ［４にｔよぼ等しくなるまでトげ
ることを許す。
ド３０２．３０４及び３０６は効果的に逆バイアスがか
けられ、プルダウン抵抗３０８が、波形３１４の負性進
行パルス ３１２により表されるように、線路２７４を
供給電圧レベルＶ Ｅ［４にｔよぼ等しくなるまでトげ
ることを許す。
第１０Ａ図の！ｉ積ダイオード論理アドレス復号回路は
２ビツトアドレス専用として図示されてはいるが、当業
者は同じ基本ダイオード論理回路及び作動が例えば８又
は１２ビツトアドレスが復号されるべき２ビット以上を
もつディジタルアドレスに適用されてもよいことを容易
に理解するだろう。
２ビツトアドレス専用として図示されてはいるが、当業
者は同じ基本ダイオード論理回路及び作動が例えば８又
は１２ビツトアドレスが復号されるべき２ビット以上を
もつディジタルアドレスに適用されてもよいことを容易
に理解するだろう。
アドレスされ得る行選択ラインの数が２ で、Ｍはアド
レスビット数、ダイオード論理回路の求めるアドレス入
力ラインの数は２ＸＭによって与えられるから、前記の
集積ダイオード論理アドレス復命１１１路がアドレス指
定を目的とする集積電子アレーの少なくとも片側につく
りつけられるべき外部活線の数の劇的な減少をもたらす
ことを容易に理解することができる。その他の集積アド
レス回路もまた本発明ラインドライバ回路と共に使用す
ることができる。アドレス復号ゲート又は回路の出力は
単に、トランジスタ１４０、コンデンサ２１６、非線形
デバイス２２６又はしきい値スイッチ２３６のようなト
リガ装置に、あるいは本発明のラインドライバの第９図
のラインドライバ回路内の接続点１４１又は１５１に入
力ないしトリガパルスを現われさせるためにだけ用いら
れるからである。従ってアドレス復号ゲート又は回路が
それぞれ処理すべき電流量は比較的小さく、この種の集
積アドレス復号回路が電子アレーの境界線に沿って適当
な面積量の薄膜を用いて作られることを可能にする。
レスビット数、ダイオード論理回路の求めるアドレス入
力ラインの数は２ＸＭによって与えられるから、前記の
集積ダイオード論理アドレス復命１１１路がアドレス指
定を目的とする集積電子アレーの少なくとも片側につく
りつけられるべき外部活線の数の劇的な減少をもたらす
ことを容易に理解することができる。その他の集積アド
レス回路もまた本発明ラインドライバ回路と共に使用す
ることができる。アドレス復号ゲート又は回路の出力は
単に、トランジスタ１４０、コンデンサ２１６、非線形
デバイス２２６又はしきい値スイッチ２３６のようなト
リガ装置に、あるいは本発明のラインドライバの第９図
のラインドライバ回路内の接続点１４１又は１５１に入
力ないしトリガパルスを現われさせるためにだけ用いら
れるからである。従ってアドレス復号ゲート又は回路が
それぞれ処理すべき電流量は比較的小さく、この種の集
積アドレス復号回路が電子アレーの境界線に沿って適当
な面積量の薄膜を用いて作られることを可能にする。
第１０Ｃ図は本発明集積ダイオード論理アドレス復号回
路３３０の好ましい１具体例の概略図である。
路３３０の好ましい１具体例の概略図である。
回路３３０は第１０Ａ図の回路２５２と同一で異なると
ころは各ダイオード論理ゲート内の抵抗器が共通のゲー
トライン３３４に結合されたゲートをもつ電界効果トラ
ンジスタ３３２のようなトランジスタである能動装置に
置換えられていることである。共通ゲートライン３３４
は電りを保存するか又は回路３３０の行選択ライン２７
４〜２８０が結合されるアドレスライン１２０へのアク
セスを禁止するため、高値と低値の間で切替えることが
できる。回路３３０のもう１つの長所は、薄膜トランジ
スタデバイス３３２が受！！］薄膜抵抗よりも簡単につ
くられことである。トランジスタ３３２を使用すること
によっても、ダイオード論理ゲートのプルダウン抵抗の
コンダクタンスの調節が可能になる。
ころは各ダイオード論理ゲート内の抵抗器が共通のゲー
トライン３３４に結合されたゲートをもつ電界効果トラ
ンジスタ３３２のようなトランジスタである能動装置に
置換えられていることである。共通ゲートライン３３４
は電りを保存するか又は回路３３０の行選択ライン２７
４〜２８０が結合されるアドレスライン１２０へのアク
セスを禁止するため、高値と低値の間で切替えることが
できる。回路３３０のもう１つの長所は、薄膜トランジ
スタデバイス３３２が受！！］薄膜抵抗よりも簡単につ
くられことである。トランジスタ３３２を使用すること
によっても、ダイオード論理ゲートのプルダウン抵抗の
コンダクタンスの調節が可能になる。
本発明集積ダイオード論理アドレス復号回路３３５もう
一つの好ましい具体例を部分的に第１０Ｄ図に示す。回
路３３５は、トランジスタ３３２のようなトランジスタ
が他のタイプの能動装置、主としてダイオード３３６の
ようなダイオードに置換えられていること以外には、第
１０Ｃ図の回路３３０と同一である。典型的なダイオー
ド論理ゲート３３０′ を第１０Ｄ図に部分的に示す。
一つの好ましい具体例を部分的に第１０Ｄ図に示す。回
路３３５は、トランジスタ３３２のようなトランジスタ
が他のタイプの能動装置、主としてダイオード３３６の
ようなダイオードに置換えられていること以外には、第
１０Ｃ図の回路３３０と同一である。典型的なダイオー
ド論理ゲート３３０′ を第１０Ｄ図に部分的に示す。
回路３３５の各論理ゲート中のダイオードは第１０Ａ図
のダイオードゲート３００”内で抵抗３０８が挙動する
のと全く同じに抵抗素子としてはたらく。作動的にはダ
イオード３３６はゲート３００内の他のダイオード３０
２゜３０４又は３０６のようなダイオードのいずれかが
導通しあるいは順方向にバイアスをかけられるとき、強
く順方向バイアスがかかる。このことは結果として、ダ
イオード３３６の電圧降下を非常に大きくし、導通して
いるゲート３００の伯の１個又は数個のダイオードの電
圧降下を小さくする。この電圧降下の不同はダイオード
３３６が他のダイオードより抵抗が高いことに由来する
。この高抵抗率は使用されるダイオードのタイプによっ
ていくつかの方法で達成されることができる。例えばア
モルファスシリコン合金で作られた垂直多層ｐ−１−ｎ
ダイオードはその真性ないしｒｉ１層の厚さを増やすこ
とによって抵抗力を上げることができる。
のダイオードゲート３００”内で抵抗３０８が挙動する
のと全く同じに抵抗素子としてはたらく。作動的にはダ
イオード３３６はゲート３００内の他のダイオード３０
２゜３０４又は３０６のようなダイオードのいずれかが
導通しあるいは順方向にバイアスをかけられるとき、強
く順方向バイアスがかかる。このことは結果として、ダ
イオード３３６の電圧降下を非常に大きくし、導通して
いるゲート３００の伯の１個又は数個のダイオードの電
圧降下を小さくする。この電圧降下の不同はダイオード
３３６が他のダイオードより抵抗が高いことに由来する
。この高抵抗率は使用されるダイオードのタイプによっ
ていくつかの方法で達成されることができる。例えばア
モルファスシリコン合金で作られた垂直多層ｐ−１−ｎ
ダイオードはその真性ないしｒｉ１層の厚さを増やすこ
とによって抵抗力を上げることができる。
ダイオード３３６及び論理ゲート３００″の他のダイオ
ード３０２．３０４及び３０６間の順バイアス抵抗値の
差は、薄膜ダイオード３３６の有効断面積を他のダイオ
ードの！ｇｉ面積より例えば３乃至２０倍小さくするこ
とによって達成してもよい。第１０Ｄ図の回路３３５は
回路３３０より２つの長所がある。この回路はたった１
つのタイプの能ｌ］素子を］口いて作られることができ
、その結束最少の加工工程を必要とするだけで、後に説
明する通り、製造の容易な垂直形デバイスだけを用いて
容易に作ることができる。
ード３０２．３０４及び３０６間の順バイアス抵抗値の
差は、薄膜ダイオード３３６の有効断面積を他のダイオ
ードの！ｇｉ面積より例えば３乃至２０倍小さくするこ
とによって達成してもよい。第１０Ｄ図の回路３３５は
回路３３０より２つの長所がある。この回路はたった１
つのタイプの能ｌ］素子を］口いて作られることができ
、その結束最少の加工工程を必要とするだけで、後に説
明する通り、製造の容易な垂直形デバイスだけを用いて
容易に作ることができる。
ダイオードアドレス指定アレイ２５２．３３０及び３３
５はＳ１論理形に配列される。云いかえればそれらの個
々の論理ゲートはアドレス入力ライン２６０−２６６及
びストローブライン２６８上である特定の否定真ビット
パターンが受信されξとき、選択された行選択ラインに
負進行パルスを付与する。正論理ダイオードアレーゲー
トはアレー２５２．３３０及び３３５に２．３修正を加
えることによって行選択ラインに正進行パルスを加える
ため容易につくられることができる。これらの修正には
各論理ゲート内のすべてのダイオードの極性を逆転する
こと及び導線２９４に結合した電圧源の極性を逆転する
ことが含まれる。この種の正論理ダイオードアレーでは
、抵抗（抵抗３０８トランジスタ３３２及びダイオード
３３６のような）はプルアップ抵抗として機能する。
５はＳ１論理形に配列される。云いかえればそれらの個
々の論理ゲートはアドレス入力ライン２６０−２６６及
びストローブライン２６８上である特定の否定真ビット
パターンが受信されξとき、選択された行選択ラインに
負進行パルスを付与する。正論理ダイオードアレーゲー
トはアレー２５２．３３０及び３３５に２．３修正を加
えることによって行選択ラインに正進行パルスを加える
ため容易につくられることができる。これらの修正には
各論理ゲート内のすべてのダイオードの極性を逆転する
こと及び導線２９４に結合した電圧源の極性を逆転する
ことが含まれる。この種の正論理ダイオードアレーでは
、抵抗（抵抗３０８トランジスタ３３２及びダイオード
３３６のような）はプルアップ抵抗として機能する。
本発明集積電子アレイの好ましい１具体例は各組のアド
レスライン５２又は５４について２個の薄膜ダイオード
アドレス指定アレーを含む。第１のダイオードアレイは
負論理形につくられて、しきい値装置１３６をトリガす
るための入力端子１４３に負進行パルスを供給する。第
２のダイオードアレーは正論理形に実現されて、しきい
値装置１４６をトリガするため入力端子１５３に正進行
パルスを供給する。
レスライン５２又は５４について２個の薄膜ダイオード
アドレス指定アレーを含む。第１のダイオードアレイは
負論理形につくられて、しきい値装置１３６をトリガす
るための入力端子１４３に負進行パルスを供給する。第
２のダイオードアレーは正論理形に実現されて、しきい
値装置１４６をトリガするため入力端子１５３に正進行
パルスを供給する。
■、交流波形を形Ｌｉるためのラインドライバ回路
第１２Ａ図は４個の本発明ラインドライバ回路と、ゼロ
ボルトの基準電圧より・一方は高く他方は低（為複数の
分圧を印加されるアドレスライン１２０′をもつ回路３
４０の線図である。最初の２個のラインドライバ回路１
３２及び１３４は第４図のラインドライバ回路と同一で
ある。第２の組のラインドライバ回路３４２及び３４４
もまた、ラインドライバ回路３４２がアドレスライン１
２０を負電位に荷電し、他方ではラインドライバ回路３
４４がアドレスライン１２０をゼロボルトに近い公称電
圧値に復帰させることができるように回路の極性を逆転
することを除けば、第４図の回路１３２及び１３４と同
一である。
ボルトの基準電圧より・一方は高く他方は低（為複数の
分圧を印加されるアドレスライン１２０′をもつ回路３
４０の線図である。最初の２個のラインドライバ回路１
３２及び１３４は第４図のラインドライバ回路と同一で
ある。第２の組のラインドライバ回路３４２及び３４４
もまた、ラインドライバ回路３４２がアドレスライン１
２０を負電位に荷電し、他方ではラインドライバ回路３
４４がアドレスライン１２０をゼロボルトに近い公称電
圧値に復帰させることができるように回路の極性を逆転
することを除けば、第４図の回路１３２及び１３４と同
一である。
第３のラインドライブ回路３４２は切咎装置３４６、ダ
イオード３４８及び第１１図に示す通り負電源ｖ６，１
に通じる給電端子３５２と正電源■。ｏｌに通じる正の
給電端子３５４との間に接続されたトランジスタ３５０
を含む。整流装置３４８の陽極は導体１５５によってア
ドレスライン１２０に結合される。
イオード３４８及び第１１図に示す通り負電源ｖ６，１
に通じる給電端子３５２と正電源■。ｏｌに通じる正の
給電端子３５４との間に接続されたトランジスタ３５０
を含む。整流装置３４８の陽極は導体１５５によってア
ドレスライン１２０に結合される。
入力端子３５３は電界効果トランジスタ３５０のゲート
に接続する。ラインドライブ回路３４４はしきい値スイ
ッチ３５６、整流装置３５８及び図示の通り電源Ｖ
（−１０ボルトであり得る）に通じる負のＥ［３ 給電端子３６２と、好ましくはおよそゼロボルトの電圧
電源Ｖ ＥＥ２に通じる正の供給端子３６４との間に接
続されたトランジスタ３６０を含む。ダイミード３５８
の陰楊は導線１４５を介してアドレスライン１２０に結
合する。入力端子３６３は電界効果トランジスタ３６０
のゲートに接続する。
に接続する。ラインドライブ回路３４４はしきい値スイ
ッチ３５６、整流装置３５８及び図示の通り電源Ｖ
（−１０ボルトであり得る）に通じる負のＥ［３ 給電端子３６２と、好ましくはおよそゼロボルトの電圧
電源Ｖ ＥＥ２に通じる正の供給端子３６４との間に接
続されたトランジスタ３６０を含む。ダイミード３５８
の陰楊は導線１４５を介してアドレスライン１２０に結
合する。入力端子３６３は電界効果トランジスタ３６０
のゲートに接続する。
第１２Ｂ図は第１２Δ図の回路３４０の作動を図解する
タイミングチャートである。第１２Ｂ図の波形３６５は
回路３４０がアドレスライン１２０上に生じる複数の電
圧の図解である。作動中に、第１２Ａ図のラインドライ
バ１３２及び１３４は第４図に関して先に述べた通り、
入力端子１４３及び１５３に付与される波形１８０′及
び１９０′ に応答して一般に作動する。
タイミングチャートである。第１２Ｂ図の波形３６５は
回路３４０がアドレスライン１２０上に生じる複数の電
圧の図解である。作動中に、第１２Ａ図のラインドライ
バ１３２及び１３４は第４図に関して先に述べた通り、
入力端子１４３及び１５３に付与される波形１８０′及
び１９０′ に応答して一般に作動する。
ラインドライバ３４２及び３４４も同様に作動し、入力
端子３５３に付与される波形３６７の正進行パルス３６
６がトランジスタ３５０を導通させ、他方では、入力端
子３６３の適正な正の進行パルスがトランジスタ３６０
を導通させる。トランジスタ３５０が導通すると、接続
点３５１の電圧は一時的に上昇してしきい値スイッチ３
４６を通る電圧をそのしきい値電圧より瞬間的に大きく
する。従って装置３４６がスタートし、アドレスライン
１２０にダイオード３４８及びスイッチ３４６から給電
端子３５２に流れる電流によって一４ボルトのような負
電圧をかける。しきい値スイッチ３５６を閉じるには、
トランジスタ３６０を導通させ、その結果ノード３６１
を横切る電圧は一時的に低められてしきい値スイッチ３
５６を通る電圧をそのしきい値電圧より瞬間的に大きく
する。従って装置３５６がスタートし、アドレスライン
１２０を放電させて電源端子３６４から装置３５６及び
ダイオード３５８を通り、アドレスライン１２０へ流れ
る電流によってぜロボルトに近い電圧にする。このよう
にして回路３４０は、とくに液晶表示形アレイのような
多くの電子アレイに求められるようにアドレスライン１
２０に交流極性電圧レベルを周期的に付与するのに適し
ている。
端子３５３に付与される波形３６７の正進行パルス３６
６がトランジスタ３５０を導通させ、他方では、入力端
子３６３の適正な正の進行パルスがトランジスタ３６０
を導通させる。トランジスタ３５０が導通すると、接続
点３５１の電圧は一時的に上昇してしきい値スイッチ３
４６を通る電圧をそのしきい値電圧より瞬間的に大きく
する。従って装置３４６がスタートし、アドレスライン
１２０にダイオード３４８及びスイッチ３４６から給電
端子３５２に流れる電流によって一４ボルトのような負
電圧をかける。しきい値スイッチ３５６を閉じるには、
トランジスタ３６０を導通させ、その結果ノード３６１
を横切る電圧は一時的に低められてしきい値スイッチ３
５６を通る電圧をそのしきい値電圧より瞬間的に大きく
する。従って装置３５６がスタートし、アドレスライン
１２０を放電させて電源端子３６４から装置３５６及び
ダイオード３５８を通り、アドレスライン１２０へ流れ
る電流によってぜロボルトに近い電圧にする。このよう
にして回路３４０は、とくに液晶表示形アレイのような
多くの電子アレイに求められるようにアドレスライン１
２０に交流極性電圧レベルを周期的に付与するのに適し
ている。
第１２Ｎ図の回路３４０は第１２Ｃ図のタイミングチャ
ートに示された交流極性波形３７０をアドレスライン１
２０上に形成するために用いられることもできる。波形
３７０を形成するのはラインドライブ回路１３２及び３
４２を用いるだけが必要である。従ってラインドライバ
１３４及び３４４は、希望ずれば回路３４０から省かれ
てもよい。入力端子１４３に時間ｔ１において付与され
る波形１８０′の正の進行電圧パルスはしきい値スイッ
チ１３６をスタートさせ、従ってライン１２０の電圧を
およそ４ボルトに上界することを許す。時間ｔ４におい
ては端子１４３に付与される波形１８０′ は低くなる
。時間ｔ１１においては入力端子３５３に付与される波
形３６７上の正の進行パルス３６６はしきい値スイッチ
３４６をスタートさせ、アドレスライン上の電圧をほぼ
一４ボルトにさせる。時間ｔ１４において、端子３５３
に付与される波形３６７は低くなる。第１２Ｃ図に示す
通り、この周期はたとえば時間ｔ２１においてくり返え
されてもよい。
ートに示された交流極性波形３７０をアドレスライン１
２０上に形成するために用いられることもできる。波形
３７０を形成するのはラインドライブ回路１３２及び３
４２を用いるだけが必要である。従ってラインドライバ
１３４及び３４４は、希望ずれば回路３４０から省かれ
てもよい。入力端子１４３に時間ｔ１において付与され
る波形１８０′の正の進行電圧パルスはしきい値スイッ
チ１３６をスタートさせ、従ってライン１２０の電圧を
およそ４ボルトに上界することを許す。時間ｔ４におい
ては端子１４３に付与される波形１８０′ は低くなる
。時間ｔ１１においては入力端子３５３に付与される波
形３６７上の正の進行パルス３６６はしきい値スイッチ
３４６をスタートさせ、アドレスライン上の電圧をほぼ
一４ボルトにさせる。時間ｔ１４において、端子３５３
に付与される波形３６７は低くなる。第１２Ｃ図に示す
通り、この周期はたとえば時間ｔ２１においてくり返え
されてもよい。
アトレイライン上に交流波形を形成する本発明具体例で
第４図のラインドライバ回路のようにトランジスタを使
用するものを第１２図に示した。しかし、第６図から第
９図までに図解した交流ラインドライバ回路は、第４図
が第１２図の回路を得るべく修正された方法と同じ方法
で交流波形を形成するべく修正されてもよい。同様に、
第４図及び第６図から第９図までのラインドライバ回路
は、甲に電圧電源Ｖ （使用されていれば）及Ｃ２ び■ＥＥ２の電圧レベル及びトリガパルスの電圧レベル
を要求通り、相応的に低く調節するだけで、ライン１２
０上に交流波形を形成するべく修正することなく使用し
てもよい。
第４図のラインドライバ回路のようにトランジスタを使
用するものを第１２図に示した。しかし、第６図から第
９図までに図解した交流ラインドライバ回路は、第４図
が第１２図の回路を得るべく修正された方法と同じ方法
で交流波形を形成するべく修正されてもよい。同様に、
第４図及び第６図から第９図までのラインドライバ回路
は、甲に電圧電源Ｖ （使用されていれば）及Ｃ２ び■ＥＥ２の電圧レベル及びトリガパルスの電圧レベル
を要求通り、相応的に低く調節するだけで、ライン１２
０上に交流波形を形成するべく修正することなく使用し
てもよい。
■、１１監二立ユ」
第１３図から第３２図までは本発明のさまざまな好まし
い集積電子ラインドライバ回路、アドレス復号回路及び
アレイの構造を図解する。明らかな理由で、これらの図
の薄膜構造は一定の比率で示されてはいない。このため
図示の装置のレイアウトと相互配線は一般的な意味でど
のようにしてこの種の薄膜構造が相互に関連づれて配列
され得るかを説明することだけを意図している。図を不
必要に複雑にしないため、この種の回路又はアレーのう
ち典型的な２つのライン即ち行だけを示しである。同じ
理由から、絶縁層は平面図を含むこれらの図には示され
ていない。参照を便利にするため、アレーの列はしばし
ば行（Ｕつ）と呼ばれ、任意にライン５２（又は１２０
）とからライン５２２（又は１２０２）と名付けられる
。同様にラインドライバ回路、さまざまな装置、層及び
使用される導体をライン即ち行５２又は５２１と同定す
るために用い、られる参照番号は添字「１」又は「２」
を含み、さらに明確にはそのデバイス、層又は導体がど
のラインと結合するかを同定する。
い集積電子ラインドライバ回路、アドレス復号回路及び
アレイの構造を図解する。明らかな理由で、これらの図
の薄膜構造は一定の比率で示されてはいない。このため
図示の装置のレイアウトと相互配線は一般的な意味でど
のようにしてこの種の薄膜構造が相互に関連づれて配列
され得るかを説明することだけを意図している。図を不
必要に複雑にしないため、この種の回路又はアレーのう
ち典型的な２つのライン即ち行だけを示しである。同じ
理由から、絶縁層は平面図を含むこれらの図には示され
ていない。参照を便利にするため、アレーの列はしばし
ば行（Ｕつ）と呼ばれ、任意にライン５２（又は１２０
）とからライン５２２（又は１２０２）と名付けられる
。同様にラインドライバ回路、さまざまな装置、層及び
使用される導体をライン即ち行５２又は５２１と同定す
るために用い、られる参照番号は添字「１」又は「２」
を含み、さらに明確にはそのデバイス、層又は導体がど
のラインと結合するかを同定する。
第１３図から第１７図は本発明の好ましい集積電子記憶
アレイのｒｉ造を示しており、ダイオードをトリガ装置
として用いる第７Ａ図に示すタイプの２個のラインドラ
イバ回路２２２及び２２４を含む。
アレイのｒｉ造を示しており、ダイオードをトリガ装置
として用いる第７Ａ図に示すタイプの２個のラインドラ
イバ回路２２２及び２２４を含む。
第１３図と第１４図を参照すれば、絶縁基板４１２上に
一部分を完成して作り例けられた電子アレイ４１０が示
されており、この基板はガラスまたは頂上を絶縁層で被
覆した金′ＦＡ基板のような絶縁伝導材料であることが
できる。基板４１２のすぐ上にｔま導電ライン１２０と
導電バッド１４１及び１５１を形成するためパターン形
成された底部金属層がある。
一部分を完成して作り例けられた電子アレイ４１０が示
されており、この基板はガラスまたは頂上を絶縁層で被
覆した金′ＦＡ基板のような絶縁伝導材料であることが
できる。基板４１２のすぐ上にｔま導電ライン１２０と
導電バッド１４１及び１５１を形成するためパターン形
成された底部金属層がある。
パターン形成された金属バッド１４１１上に（よダイオ
ード１３８１及び２２６１が作り付けられている。
ード１３８１及び２２６１が作り付けられている。
パターン決定された金属ライン１２０１の頂上にはダイ
オード６０１１．６０１２から６０１Ｎまで及び１４８
１が作り付けられている。パターンをつくられた金属バ
ッド１５１１の頂上部にはダイオード２２８１が作り付
けられている。ダイオード６０の頂上部には対応する記
憶素子６２１１．６２１２から６１１Ｎまでが作り付け
られている。第１図及び第２図に関連して先に説明され
た通り、絶縁装置６０１Ｊ及びその対応する記憶素子又
は装置６２■Ｊがプログラム可能なセル５８１Ｊを構成
してもよい。ダイオード１３８．１４８．２２６及び２
２８並びにプログラム可能のセル５８は好ましくは相互
にスペースをとって水平に配置されたメサ構造である。
オード６０１１．６０１２から６０１Ｎまで及び１４８
１が作り付けられている。パターンをつくられた金属バ
ッド１５１１の頂上部にはダイオード２２８１が作り付
けられている。ダイオード６０の頂上部には対応する記
憶素子６２１１．６２１２から６１１Ｎまでが作り付け
られている。第１図及び第２図に関連して先に説明され
た通り、絶縁装置６０１Ｊ及びその対応する記憶素子又
は装置６２■Ｊがプログラム可能なセル５８１Ｊを構成
してもよい。ダイオード１３８．１４８．２２６及び２
２８並びにプログラム可能のセル５８は好ましくは相互
にスペースをとって水平に配置されたメサ構造である。
絶縁層４２０は第１４図に示される通り個々のメサ構造
間に事実上デポジットされて０る。
間に事実上デポジットされて０る。
第１３図及び第１４図に示す部分的に集積化された電子
アレイ４１０は次の順序の処理工程を用Ｉ／Ａで構成さ
れるのが好ましい。ｉＪｌ！材料の６つの層４２２．
′４２４、４２６．４２８．４３０及び４３２は
事実上相互に順序をつけてデポジットされる。層４２２
は伝導底部層であり、層４２４から層４２８までは大面
積ダイオード構造を形成する非単結晶半導体層であり、
層４３０及び４３２は頂上伝導層である。層４２２は好
ましくは最下部の半導体層４２４とオーム接触する金属
層である。半導体１１４２４．４２６及び４２８は事実
上複数個の小面積ｐ−１−ｎダイオードにパターン形成
される大面積ｐ−１−ｎアモルファスシリコン合金ダイ
オードを形成するべく連続的にデポジットされる。それ
ぞれのシリコン合金層４２４〜４２８は内部に含まれる
水素又はフッ素のような状態密度減少元素を少なくとも
１種類ａまなければならない。好ましくは水素とフッ素
の両方が用いられる。
アレイ４１０は次の順序の処理工程を用Ｉ／Ａで構成さ
れるのが好ましい。ｉＪｌ！材料の６つの層４２２．
′４２４、４２６．４２８．４３０及び４３２は
事実上相互に順序をつけてデポジットされる。層４２２
は伝導底部層であり、層４２４から層４２８までは大面
積ダイオード構造を形成する非単結晶半導体層であり、
層４３０及び４３２は頂上伝導層である。層４２２は好
ましくは最下部の半導体層４２４とオーム接触する金属
層である。半導体１１４２４．４２６及び４２８は事実
上複数個の小面積ｐ−１−ｎダイオードにパターン形成
される大面積ｐ−１−ｎアモルファスシリコン合金ダイ
オードを形成するべく連続的にデポジットされる。それ
ぞれのシリコン合金層４２４〜４２８は内部に含まれる
水素又はフッ素のような状態密度減少元素を少なくとも
１種類ａまなければならない。好ましくは水素とフッ素
の両方が用いられる。
好ましくは半導体層４２４．４２６及び４２８の付着は
中断せずに行われ、一方、基板は層の表面が少しも空気
やその他の汚染源・に露出されないよう部分真空下にと
どめられる。この方法では隣接層間の清浄な界面が保証
され、これはＸ界面の再結合を最小化するのを助ける。
中断せずに行われ、一方、基板は層の表面が少しも空気
やその他の汚染源・に露出されないよう部分真空下にと
どめられる。この方法では隣接層間の清浄な界面が保証
され、これはＸ界面の再結合を最小化するのを助ける。
ｎ形層４２４及び／又はｎ形層４２８は希望するなら微
小結晶材料で作られることもできる。ここで使われる「
アモルファス」という用語は短もしくは中間範囲秩序を
もち、あるいはしばしば結晶性介在物を含んではいても
長範囲無秩序をもつすべての材料ないし合金を意味して
いる。さらにここに使われている通り、「微小結晶」と
いう用語は微小容ｆの結晶性介在物を特徴とする特権の
種類のアモルファス材料として規定される。前記介在物
微小容量は、′Ｑ電性、１＜ンドギャップ及び吸収定数
のようなある種の主要パラメータに事実上の変化が始ま
る時のしき（１値より大きい。
小結晶材料で作られることもできる。ここで使われる「
アモルファス」という用語は短もしくは中間範囲秩序を
もち、あるいはしばしば結晶性介在物を含んではいても
長範囲無秩序をもつすべての材料ないし合金を意味して
いる。さらにここに使われている通り、「微小結晶」と
いう用語は微小容ｆの結晶性介在物を特徴とする特権の
種類のアモルファス材料として規定される。前記介在物
微小容量は、′Ｑ電性、１＜ンドギャップ及び吸収定数
のようなある種の主要パラメータに事実上の変化が始ま
る時のしき（１値より大きい。
Ｐ層４２８に直接に隣り合う伝導層４３０は層４２８と
オーム接触する任意の適当な金属であることができる。
オーム接触する任意の適当な金属であることができる。
頂上の層４３２はｐ−１−ｎダイオードメサ構造６０．
１３８．１４８及び２２８を形成するために特に必要で
はない。その代わりに、後工程でその上にデポジットさ
れる記憶半導体材料層のデポジションのための伝導障壁
層として備えられる。層４２２から４３２までの好まし
い材料と標準厚さを次の第１表に示１゛。この表はアレ
イ４４０と４１０の典型的な記憶セル５８０．のさまざ
まな層のデポジションエ稈を逆の順序でまとめたもので
ある。
１３８．１４８及び２２８を形成するために特に必要で
はない。その代わりに、後工程でその上にデポジットさ
れる記憶半導体材料層のデポジションのための伝導障壁
層として備えられる。層４２２から４３２までの好まし
い材料と標準厚さを次の第１表に示１゛。この表はアレ
イ４４０と４１０の典型的な記憶セル５８０．のさまざ
まな層のデポジションエ稈を逆の順序でまとめたもので
ある。
表 １
標準厚さく単位第
１見ｉ号 推 薦 材 料 ングスヒ見ニーに上。
４６２ アルミニウム ７０００４４２
モリブデン １０００４４０ｃ
Ｔｅ ３０００４４０ｂ
Ｇｅ１５Ｔｅ３，５ｂ２Ｓ ２２０００４４０ａ
Ｇｅ２４Ｔｅ７．、Ｓｂ２ Ｓ ２ ２００
０４２０ ５ｉｎｘＮ 、 ５５０
０４３２ モリブデン １５００４３
０ クローム ２０〜６０４２８
ｎ” −ａ形−Ｓ ｉ ：Ｈ： Ｆ ３００
−４００４２６ ｉ−ａ形−３ｉ：ｌｌ：Ｆ
３０００４、２４ ｐ −ａ形−
８ｉ ：Ｈ３００〜４００４２２ モリブデン
５０００ひとたび層４２２から４３２がデポ
ジットされると、その」二にホトレジスト層がデポジッ
トされ、そしてダイオードメサ構造６０．１３８．１４
８．２２６及び２２８が形成されるべき場所の−Ｆにだ
けパターン決定されたホトレジスト層を残づようにして
露光され現像される。ドライエッチ剤を用いて、頂上金
属層４３２及び４３０及び半導体層４２８．４２６及び
４２４が第１４図に示す通り取除かれる。
モリブデン １０００４４０ｃ
Ｔｅ ３０００４４０ｂ
Ｇｅ１５Ｔｅ３，５ｂ２Ｓ ２２０００４４０ａ
Ｇｅ２４Ｔｅ７．、Ｓｂ２ Ｓ ２ ２００
０４２０ ５ｉｎｘＮ 、 ５５０
０４３２ モリブデン １５００４３
０ クローム ２０〜６０４２８
ｎ” −ａ形−Ｓ ｉ ：Ｈ： Ｆ ３００
−４００４２６ ｉ−ａ形−３ｉ：ｌｌ：Ｆ
３０００４、２４ ｐ −ａ形−
８ｉ ：Ｈ３００〜４００４２２ モリブデン
５０００ひとたび層４２２から４３２がデポ
ジットされると、その」二にホトレジスト層がデポジッ
トされ、そしてダイオードメサ構造６０．１３８．１４
８．２２６及び２２８が形成されるべき場所の−Ｆにだ
けパターン決定されたホトレジスト層を残づようにして
露光され現像される。ドライエッチ剤を用いて、頂上金
属層４３２及び４３０及び半導体層４２８．４２６及び
４２４が第１４図に示す通り取除かれる。
その摂、底部金属層４２２をパターン形成するため、第
２小トレジスト層がデポジットされ、露光 □され、
現像される。第２ホトレジス１−層の残りのパターン形
状部分は、底部金属層４２２がホトリトグラフ法によっ
て第１３図及び第１４図に示す通りライン５２及びバッ
ド１４１及び１４６にバタ・−ン形成されるようにマス
クとして役立つ。次に第２ホトレジスト層が除去される
。
２小トレジスト層がデポジットされ、露光 □され、
現像される。第２ホトレジス１−層の残りのパターン形
状部分は、底部金属層４２２がホトリトグラフ法によっ
て第１３図及び第１４図に示す通りライン５２及びバッ
ド１４１及び１４６にバタ・−ン形成されるようにマス
クとして役立つ。次に第２ホトレジスト層が除去される
。
居４２２から４３２までがパターン決定された侵、絶縁
材料層４２０が第１４図が最も明確に示１通り、完成ダ
イオードメサ構造の上にデポジットされる。
材料層４２０が第１４図が最も明確に示１通り、完成ダ
イオードメサ構造の上にデポジットされる。
層４２０はシリコン酸化物（Ｓ ｉ ｘＯｙ）又はシリ
コン窒化物（ＳｉｘＮｙ＞のように任意の絶縁物で形成
されてもよい。層４２０の好ましい材料は第１表に示す
通り酸化窒化ケイ素である。次に絶縁層４２０が、ダイ
オードメサ構造６０上の孔やダイオード６００、十の模
範的な孔４３８のよう−なさまざまな開孔又は通路を形
成するためにホトリソグラフ汰によってパターン形成さ
れる。このパターン形成に使用されたレジストの除去の
後、半導体記憶材イ 料４４０の簿膜が電子アレｌ構造全体にデボジッ［・さ
れ、その後に孔が充分深ければ頂上金属層４４２を同様
にデポジットＪ−る。半導体記憶材料４４０はダイオー
ド６０上の４３８のような孔に入り、金属層４４２によ
ってその中に有効に密封される。その後、金属層４４２
と半導体記憶材料層４４０が形成され、第１３図及び第
１４図にしめす通り、ダイオ−１−６０上に絶縁記憶素
子６２を残１゜各記憶装胃６２はもし層４４０が孔の深
さより厚みのある記憶材料膜４４０によってその孔の頂
上周縁から僅かに外側に伸遠しているなら、かさ付きマ
ツシコルームに似た形をもってもよい。
コン窒化物（ＳｉｘＮｙ＞のように任意の絶縁物で形成
されてもよい。層４２０の好ましい材料は第１表に示す
通り酸化窒化ケイ素である。次に絶縁層４２０が、ダイ
オードメサ構造６０上の孔やダイオード６００、十の模
範的な孔４３８のよう−なさまざまな開孔又は通路を形
成するためにホトリソグラフ汰によってパターン形成さ
れる。このパターン形成に使用されたレジストの除去の
後、半導体記憶材イ 料４４０の簿膜が電子アレｌ構造全体にデボジッ［・さ
れ、その後に孔が充分深ければ頂上金属層４４２を同様
にデポジットＪ−る。半導体記憶材料４４０はダイオー
ド６０上の４３８のような孔に入り、金属層４４２によ
ってその中に有効に密封される。その後、金属層４４２
と半導体記憶材料層４４０が形成され、第１３図及び第
１４図にしめす通り、ダイオ−１−６０上に絶縁記憶素
子６２を残１゜各記憶装胃６２はもし層４４０が孔の深
さより厚みのある記憶材料膜４４０によってその孔の頂
上周縁から僅かに外側に伸遠しているなら、かさ付きマ
ツシコルームに似た形をもってもよい。
第１表に示す通り、記憶材料又は膜４４０はさまざまな
材料の３つの別々の層４４０ａ、 ４４０ｂ及び４４０
ｃから成るのが好ましく、これらの府は連続的に帷）°
ηされる部分真空の下で中断されず逐次デポジットされ
るのが好ましい。このようにして作られた記憶フィルム
はくりかえしブＤグラムされ得る半導体記憶材料をつく
りあげるためパターン決定されてもよい。多数のさまざ
まなタイプのａ膜牛導体記憶材料は（そのうちのいくつ
かは１度プログラムされ、他のものは何度もプログラム
されてもよい）当業者に公知である。この種の任意の適
切な１つ又は数種の材料が本発明電子記憶アレーのセル
６２に使用されてもよい。
材料の３つの別々の層４４０ａ、 ４４０ｂ及び４４０
ｃから成るのが好ましく、これらの府は連続的に帷）°
ηされる部分真空の下で中断されず逐次デポジットされ
るのが好ましい。このようにして作られた記憶フィルム
はくりかえしブＤグラムされ得る半導体記憶材料をつく
りあげるためパターン決定されてもよい。多数のさまざ
まなタイプのａ膜牛導体記憶材料は（そのうちのいくつ
かは１度プログラムされ、他のものは何度もプログラム
されてもよい）当業者に公知である。この種の任意の適
切な１つ又は数種の材料が本発明電子記憶アレーのセル
６２に使用されてもよい。
第１３図及び第１４図に示された構造４１０を完成した
後で、さらにそれ以上の加工工程が第１５図に示された
部分集積電子アレイ構造４４４をつくるためその上に実
施される。この第１５図では薄膜多層メサ構造として形
成されたアドレスラインごとに垂直に配置した２個のし
きい値スイッチ１３６及び１４６が含まれている。先ず
層４２０を絶縁し、次に構３５４１０が光りソグラフィ
によってパターン形成され、次に通路４４６及び４４８
が金属バッド１４１及び金属バッド１５０１の１部を露
光するためその中にエッチされ、その結果しきい値切替
え装置１３６１及び１４６１がそ、の上に形成されるこ
とができる。残存する絶縁層４２０を形成するため用い
られるボトレジスｊ〜層と共に、層４５０．４５２．４
５４及び４５６がデポジットされる。層４５０から４５
４までは中断することなく連続してデポジットされ、基
板は部分真空下に残されるから、隣接層間に清浄な界面
を形成して欠陥〆を最少とし、得られるしきい値スイッ
チの電子的特性を向上させることを保証する。特定的に
はこの多層構造とこの加工法は直流安定しきい値スイッ
チが形成されるのを確実に助ける。層４５０及び４５４
は障壁層であって、作動中にしきい値スイッチの半導体
材料が突発的ないし段階的に変化するのを防ぐのを助け
、かつ、本発明に用いられるすべてのしきい値スイッチ
のように、しきい値スイッチが直流モードで作動すると
き、安定性を達成するのにきわめて重要であると信じら
れる。つまり、［直流モードで作動する」ということは
しきい値スイッチを通る電流が一方向だけを向いている
ということである。層４５２は、本明細書の背景説明部
分で説明し第５Ｂ図に図解したタイプのしきい値切替え
動作を行う半導体材料である。層４５０から４５６まで
の好ましい組成を次の第２表に示す。
後で、さらにそれ以上の加工工程が第１５図に示された
部分集積電子アレイ構造４４４をつくるためその上に実
施される。この第１５図では薄膜多層メサ構造として形
成されたアドレスラインごとに垂直に配置した２個のし
きい値スイッチ１３６及び１４６が含まれている。先ず
層４２０を絶縁し、次に構３５４１０が光りソグラフィ
によってパターン形成され、次に通路４４６及び４４８
が金属バッド１４１及び金属バッド１５０１の１部を露
光するためその中にエッチされ、その結果しきい値切替
え装置１３６１及び１４６１がそ、の上に形成されるこ
とができる。残存する絶縁層４２０を形成するため用い
られるボトレジスｊ〜層と共に、層４５０．４５２．４
５４及び４５６がデポジットされる。層４５０から４５
４までは中断することなく連続してデポジットされ、基
板は部分真空下に残されるから、隣接層間に清浄な界面
を形成して欠陥〆を最少とし、得られるしきい値スイッ
チの電子的特性を向上させることを保証する。特定的に
はこの多層構造とこの加工法は直流安定しきい値スイッ
チが形成されるのを確実に助ける。層４５０及び４５４
は障壁層であって、作動中にしきい値スイッチの半導体
材料が突発的ないし段階的に変化するのを防ぐのを助け
、かつ、本発明に用いられるすべてのしきい値スイッチ
のように、しきい値スイッチが直流モードで作動すると
き、安定性を達成するのにきわめて重要であると信じら
れる。つまり、［直流モードで作動する」ということは
しきい値スイッチを通る電流が一方向だけを向いている
ということである。層４５２は、本明細書の背景説明部
分で説明し第５Ｂ図に図解したタイプのしきい値切替え
動作を行う半導体材料である。層４５０から４５６まで
の好ましい組成を次の第２表に示す。
表 ２
標準厚さく単位第
１霊ヱ月 ｍｉ ｎ ングストローム）４６
２ アルミニウム ｉｏ、ｏｏ。
２ アルミニウム ｉｏ、ｏｏ。
４６０ ＳｉＯ８８，０００
ｙ
４５６ モリブデン ｓ、ｏｏ。
４５４ａ−炭素 １，０００４５２
Ｔｅ３９Ａｓ３６Ｓｉ、７Ｇｅ、 Ｐ １５，５
００４５０ａ−炭素 １ 、０００
４２２ モリブデン ｓ 、 ｏｏ。
Ｔｅ３９Ａｓ３６Ｓｉ、７Ｇｅ、 Ｐ １５，５
００４５０ａ−炭素 １ 、０００
４２２ モリブデン ｓ 、 ｏｏ。
平均して、この種の半導体材料のしきい値電圧は伝導路
長さ１ミクロン当り約１５ボルトである。
長さ１ミクロン当り約１５ボルトである。
従って例えば第１５図に示す垂直しきい値装置で８から
９ボルトのオーダーで切替え電圧を達成するためには、
層４５２はほぼ５２００オングストロームから６０００
オングストロームまでの厚さに作られる。
９ボルトのオーダーで切替え電圧を達成するためには、
層４５２はほぼ５２００オングストロームから６０００
オングストロームまでの厚さに作られる。
本発明の構造で用いられているさまざまの薄膜の厚さは
当業者に公知のいくつかの技術のいずれかを用いて容易
に制御されることができる。
当業者に公知のいくつかの技術のいずれかを用いて容易
に制御されることができる。
１４５０から４５６までがデポジットされた後、ホトレ
ジスト層が層４５６上に形成され、次に第１５図に示す
しきい値スイッチメサ構造１３６及び１４６が形成され
る。第１５図に示すようなしきい値スイッチ１３６及び
１４６を形成するメサ構造のパターン形成によって部分
電子アレイ構造４４４の加工が完了する。
ジスト層が層４５６上に形成され、次に第１５図に示す
しきい値スイッチメサ構造１３６及び１４６が形成され
る。第１５図に示すようなしきい値スイッチ１３６及び
１４６を形成するメサ構造のパターン形成によって部分
電子アレイ構造４４４の加工が完了する。
第１６図及び第１７図は完成した集積電子アレイ４００
を図解する。このアレイ−３１第１５図の部分集積構造
４４４上（絶縁層４６０及び１−ツブメタル層４６２を
デポジットして構成づる。特定的には、絶縁層４６０を
構造４４４の全体にわた一ンでデポジットして、その後
多数の通路又は開口を内部に形成するため光りソグラフ
ィによってパターン形成を行う。
を図解する。このアレイ−３１第１５図の部分集積構造
４４４上（絶縁層４６０及び１−ツブメタル層４６２を
デポジットして構成づる。特定的には、絶縁層４６０を
構造４４４の全体にわた一ンでデポジットして、その後
多数の通路又は開口を内部に形成するため光りソグラフ
ィによってパターン形成を行う。
この時基板４１２上に存右するしきい値スイッチメサ構
造とダイオードメサ構造の上にそれぞれこの種の開口の
１つがくるようにする。ダイオード１４８ 上に形成
された通路４６４としきい値切替え装置１４６１十に形
成された通路４６６が標準的である。パターン形成した
ホトレジストを取除いた後、トップメタル層４６２をデ
ポジットし、次に電子？トリクスアレイ内のさまざまな
位置を相互接続する多数の導体を形成するため光リトグ
ラフィによってパターン形成する。例えば導体１４３１
はダイオード２２６１のトップに接続される。トレース
１４５１及び１４５２はダイオード１３８１及び１３８
２をそれぞれのアドレスライン１２０ 及び１２０２
と相互接続し、同じくアドレスライン５２１及び５２２
ども呼ばれる。同様にしてトレース４６８１はダイオー
ド１４８１のトップを導体１５１１に相互接続する。電
源Ｖ。ｃｌ及びＶ ＥＥ２のためのバスとしてはたらく
導体１４２及び１５４はトップメタル層４６２をパター
ン形成して、第１６図及び第１７図に示すような導体と
する。交叉するアトｌメスライン５４１から５４、まで
もまた図示の通りトップメタル層４６２をパターン形成
することによって実現してもよい。
造とダイオードメサ構造の上にそれぞれこの種の開口の
１つがくるようにする。ダイオード１４８ 上に形成
された通路４６４としきい値切替え装置１４６１十に形
成された通路４６６が標準的である。パターン形成した
ホトレジストを取除いた後、トップメタル層４６２をデ
ポジットし、次に電子？トリクスアレイ内のさまざまな
位置を相互接続する多数の導体を形成するため光リトグ
ラフィによってパターン形成する。例えば導体１４３１
はダイオード２２６１のトップに接続される。トレース
１４５１及び１４５２はダイオード１３８１及び１３８
２をそれぞれのアドレスライン１２０ 及び１２０２
と相互接続し、同じくアドレスライン５２１及び５２２
ども呼ばれる。同様にしてトレース４６８１はダイオー
ド１４８１のトップを導体１５１１に相互接続する。電
源Ｖ。ｃｌ及びＶ ＥＥ２のためのバスとしてはたらく
導体１４２及び１５４はトップメタル層４６２をパター
ン形成して、第１６図及び第１７図に示すような導体と
する。交叉するアトｌメスライン５４１から５４、まで
もまた図示の通りトップメタル層４６２をパターン形成
することによって実現してもよい。
集積電子構造４００は窒化ケイ素または酸化窒化ケイ素
のような任意の絶縁材料く図示せず）Ｃあり得る不活性
低層で被覆するのが好ましい。各セル５８ が再プロ
グラム可能な記恒素子メリ構造６２、。
のような任意の絶縁材料く図示せず）Ｃあり得る不活性
低層で被覆するのが好ましい。各セル５８ が再プロ
グラム可能な記恒素子メリ構造６２、。
の下部にａ−３ｉ：Ｈ：Ｆ ｐ−１−ｎダイオードメ
サ構造６０ＩＪを含む電子記憶マトリクスアレイの原形
は第１３図及び第１４図及び第１表に示したタイプのも
のである。原形アレイは１００ミクロンセンターで分離
される１２８の行（ロー）と１２８の列（カラム）をも
つ。各ａ−８ｉニド（：Ｆ ｐ−１−ｎダイオード６
０１Ｊの公称寸法は７００ミフロン×９ミクロンである
。記憶素子６２．Ｊが内部に事賞上形成される絶縁層４
２０の開口又は円孔の好ましい寸法はおよそ２．５ミク
ロンである。孔は別に、もし希望すればおよそ１ミクロ
ンから１０ミク［１ンまでの範囲の直径で設けられても
よい。なお小さい直径およそ１からおよそ５ミクロンま
での孔寸法も、各記憶セル６２０．の伝導比を作動（又
はセット）状態から非作動（又はリセット）状態に増や
すために好ましい。特に、セルのオフ抵抗があまり低す
ぎると、アレイ内のさまざまなセルを通過する漏れ通路
のため、任意のセルの状態の感知又は読取りの信頼性が
極端に劣化する。この問題のｉｔノさはアレイ内のセル
の数が増加するにつれで一直線に強まる。各記憶セル６
２Ｉ、を絶縁材料で囲まれたそれ自体の孔内とそれ自体
の絶縁ＭｉＦｆｆの１−ツブに作り付ければ、他の方法
では避は得ない漏れのＭを大幅に減らすことができるこ
とが発見された。
サ構造６０ＩＪを含む電子記憶マトリクスアレイの原形
は第１３図及び第１４図及び第１表に示したタイプのも
のである。原形アレイは１００ミクロンセンターで分離
される１２８の行（ロー）と１２８の列（カラム）をも
つ。各ａ−８ｉニド（：Ｆ ｐ−１−ｎダイオード６
０１Ｊの公称寸法は７００ミフロン×９ミクロンである
。記憶素子６２．Ｊが内部に事賞上形成される絶縁層４
２０の開口又は円孔の好ましい寸法はおよそ２．５ミク
ロンである。孔は別に、もし希望すればおよそ１ミクロ
ンから１０ミク［１ンまでの範囲の直径で設けられても
よい。なお小さい直径およそ１からおよそ５ミクロンま
での孔寸法も、各記憶セル６２０．の伝導比を作動（又
はセット）状態から非作動（又はリセット）状態に増や
すために好ましい。特に、セルのオフ抵抗があまり低す
ぎると、アレイ内のさまざまなセルを通過する漏れ通路
のため、任意のセルの状態の感知又は読取りの信頼性が
極端に劣化する。この問題のｉｔノさはアレイ内のセル
の数が増加するにつれで一直線に強まる。各記憶セル６
２Ｉ、を絶縁材料で囲まれたそれ自体の孔内とそれ自体
の絶縁ＭｉＦｆｆの１−ツブに作り付ければ、他の方法
では避は得ない漏れのＭを大幅に減らすことができるこ
とが発見された。
この絶縁装置は他の絶縁装置及び記憶装置から完全に分
離された完全絶縁メサ構造として形成されたものである
。従って、ここに説明した電子記憶Ｗｔ造はどこにおい
ても６５，０００から数百万（又はそれ以上）個の記憶
ヒルをもつＶＬＳＩ及びＬＪＬＳＩ記憶アレイのために
用いるのに特に適している。
離された完全絶縁メサ構造として形成されたものである
。従って、ここに説明した電子記憶Ｗｔ造はどこにおい
ても６５，０００から数百万（又はそれ以上）個の記憶
ヒルをもつＶＬＳＩ及びＬＪＬＳＩ記憶アレイのために
用いるのに特に適している。
各垂直ダイオード６００．の大面積は、第１表に示すタ
イプの半導体記憶材料又はフィルム４４０のセット及び
リセットを充分成功させ得るだけの電流をアモルファス
けい素合金ダイオードに供給するために必要である。
イプの半導体記憶材料又はフィルム４４０のセット及び
リセットを充分成功させ得るだけの電流をアモルファス
けい素合金ダイオードに供給するために必要である。
要するに、標準的な記憶素子をプログラムするためには
、電圧と時間をあらかじめ選択した適正なパルスをダイ
オード６０１．を通して記憶素子６２、。
、電圧と時間をあらかじめ選択した適正なパルスをダイ
オード６０１．を通して記憶素子６２、。
に付与して、材料の１部に相変化を生じさせることによ
って記憶材料を通るかなり低い抵抗の通路を少なくとも
１つ設ける。この低抵抗通路はふつう直径およそ１ミク
ロン程度と信じられる規則度１３４４０はアモルファス
けい素合金ダイオードに比較して非常に高い電流密度を
取扱うことができる。
って記憶材料を通るかなり低い抵抗の通路を少なくとも
１つ設ける。この低抵抗通路はふつう直径およそ１ミク
ロン程度と信じられる規則度１３４４０はアモルファス
けい素合金ダイオードに比較して非常に高い電流密度を
取扱うことができる。
記憶素子を罪作＄１３状態に戻すためには、電流と時間
をあらかじめ選択したかなり強力な多重パルスをダイオ
ード６０１Ｊを介して記憶素子６２■、に時間間隔を制
御しながら付与し、このようにして前記の※相変化を事
実上逆転させる。
をあらかじめ選択したかなり強力な多重パルスをダイオ
ード６０１Ｊを介して記憶素子６２■、に時間間隔を制
御しながら付与し、このようにして前記の※相変化を事
実上逆転させる。
第１５．１６及び１７図に示す垂直しきい値スイッチ１
３６及び１４６内に容易に生じる電流密度は同じ図に示
す２［ｉ、１ａａ−８ｉニド１ ｐ−ｉ −ｎ’ｊ−
（ｌｒ−ト内に容易に生じるものよりおよそ２から３．
５のオーダーで高くなければならない。従って、しきい
＋ａＳ！ａｔ３ｅ及び１４６は結合されたａ−３ｉ：Ｈ
絶縁ダイオード１３８及び１４８よりおよそ２からおよ
そ３．５のオーダーの大きさで小さいことが望ましい。
３６及び１４６内に容易に生じる電流密度は同じ図に示
す２［ｉ、１ａａ−８ｉニド１ ｐ−ｉ −ｎ’ｊ−
（ｌｒ−ト内に容易に生じるものよりおよそ２から３．
５のオーダーで高くなければならない。従って、しきい
＋ａＳ！ａｔ３ｅ及び１４６は結合されたａ−３ｉ：Ｈ
絶縁ダイオード１３８及び１４８よりおよそ２からおよ
そ３．５のオーダーの大きさで小さいことが望ましい。
この場合取扱われる電流は同じである。このようにして
、ラインドライバ出力素子の薄膜しきい値スチッチをラ
インドライバ回路内の出力取扱装置として使用すること
によって、薄膜及びハイブリッド１ｌｌＩＩ結晶電子ア
レイ内の出力装置及びラインドライバ回路の電力密度を
非常に高くすることができる。
、ラインドライバ出力素子の薄膜しきい値スチッチをラ
インドライバ回路内の出力取扱装置として使用すること
によって、薄膜及びハイブリッド１ｌｌＩＩ結晶電子ア
レイ内の出力装置及びラインドライバ回路の電力密度を
非常に高くすることができる。
第１８．１９Ａ及び１９Ｂ １２は、第４図のラインド
ライバ回路１３２内に示したＦＥＴ１４０１のようなト
ランジスタを用いる多重ラインドライバをもつ電子アレ
イ構造４８０の部分図である。この構造４８０のダイオ
ードメサ構造及びしきい値スイッチメサ構造は、次に述
べる点を除いて第１６及び１７図の電子アレイ構造４０
０に関して説明したと同じ方法で形成することができる
。第１の例外は電界効果トランジスタ１４０の下側に形
成された底部金属パッド１４１が第１８及び１９Ａ図に
示１ように相互に絶縁された２個の独立部分又はパッド
４８２ 、４８４に分離されなければならないことであ
る。パッド４８４は導体又は接続点１４１としてはたら
き、一方ではパッド４８２は構造４８０内で電気機能を
もたない。次に第１４図のダイオードメサ構造２２６１
はダイオードとしてパターン形成されるかわりに、電界
効果トランジスタ構造をつくるため第１８及び１９図に
示１ように変更される。これはｐ−＋−ｎダイオード構
造の上部を光りソグラフィによりパターン形成して、メ
サ構造の層４２８及び４３０を２個の間隔をあけた部分
、即ち図示の通り部分４２８ａ及び４２８ｂを含む一方
と部分４３０ａ 、４３０ｂを含む他方に切り離すこと
によって実施される。これが行われるとン き部分４２８ａ及び４３０ｂはＦ Ｅ Ｔ １４０の／
−ス又はドレン電極の１つを形成し、他方では他の部分
４２８ｂ及び４３０ｂはＦ Ｅ Ｔ １４０のソース又
はドレン電極の他方を形成する。次に絶縁石４２０はソ
ース及びドレン電極部分間のみぞ４８６にデポジットさ
れ、次にＦ Ｅ Ｔ １４０のゲートのための絶縁を形
成する。次に金属４６２のトップ層は電子アレイ構造４
８０上にデポジットされ、導！！１１４１，１４３及び
１４４にそれぞれ到る導体４８８．４９０及び４９２を
形成する。当業者には、他の従来的又は適正なトランジ
スタ構造が薄膜集積電子アレイ４８０内のトランジスタ
ー４０の代りに用いられてもよいことが理解されよう。
ライバ回路１３２内に示したＦＥＴ１４０１のようなト
ランジスタを用いる多重ラインドライバをもつ電子アレ
イ構造４８０の部分図である。この構造４８０のダイオ
ードメサ構造及びしきい値スイッチメサ構造は、次に述
べる点を除いて第１６及び１７図の電子アレイ構造４０
０に関して説明したと同じ方法で形成することができる
。第１の例外は電界効果トランジスタ１４０の下側に形
成された底部金属パッド１４１が第１８及び１９Ａ図に
示１ように相互に絶縁された２個の独立部分又はパッド
４８２ 、４８４に分離されなければならないことであ
る。パッド４８４は導体又は接続点１４１としてはたら
き、一方ではパッド４８２は構造４８０内で電気機能を
もたない。次に第１４図のダイオードメサ構造２２６１
はダイオードとしてパターン形成されるかわりに、電界
効果トランジスタ構造をつくるため第１８及び１９図に
示１ように変更される。これはｐ−＋−ｎダイオード構
造の上部を光りソグラフィによりパターン形成して、メ
サ構造の層４２８及び４３０を２個の間隔をあけた部分
、即ち図示の通り部分４２８ａ及び４２８ｂを含む一方
と部分４３０ａ 、４３０ｂを含む他方に切り離すこと
によって実施される。これが行われるとン き部分４２８ａ及び４３０ｂはＦ Ｅ Ｔ １４０の／
−ス又はドレン電極の１つを形成し、他方では他の部分
４２８ｂ及び４３０ｂはＦ Ｅ Ｔ １４０のソース又
はドレン電極の他方を形成する。次に絶縁石４２０はソ
ース及びドレン電極部分間のみぞ４８６にデポジットさ
れ、次にＦ Ｅ Ｔ １４０のゲートのための絶縁を形
成する。次に金属４６２のトップ層は電子アレイ構造４
８０上にデポジットされ、導！！１１４１，１４３及び
１４４にそれぞれ到る導体４８８．４９０及び４９２を
形成する。当業者には、他の従来的又は適正なトランジ
スタ構造が薄膜集積電子アレイ４８０内のトランジスタ
ー４０の代りに用いられてもよいことが理解されよう。
第２０図及び２１図はコンデンサを使用する第６図のラ
イン回路３１２内に示すタイプのラインドライバを含む
薄膜１子アレイ構造５００の部分図である。
イン回路３１２内に示すタイプのラインドライバを含む
薄膜１子アレイ構造５００の部分図である。
構造５００は、ダイＡ−ドメザ構造２２６及び２２８が
省略され、さらに底部に形成された金属層１４１ と、
導体１４３を形成するため上記のように形成されるトッ
プメタル層４６２によって形成される平行プレートコン
デンサ装置のような適正コンデンサ構造２１６に代えら
れていることを除けば、第１６及び１７図に示す構造４
００と同じく形成されることができる。電子構造内の各
ラインの平ｈ Ｑ体１４３及び１４１は絶縁Ｎ４２０に
よって分離される。コンアン４ノ２１Ｇの面積内の層４
２０の厚さは、希望するなら平行プレート間に好ましい
４ヤバシタンス量を得るため調節ないし部分的に除去し
てもよい。同様に並行プレートの重なり部分の寸法は希
望するキャパシタンス値を得るように選ばれてもよい。
省略され、さらに底部に形成された金属層１４１ と、
導体１４３を形成するため上記のように形成されるトッ
プメタル層４６２によって形成される平行プレートコン
デンサ装置のような適正コンデンサ構造２１６に代えら
れていることを除けば、第１６及び１７図に示す構造４
００と同じく形成されることができる。電子構造内の各
ラインの平ｈ Ｑ体１４３及び１４１は絶縁Ｎ４２０に
よって分離される。コンアン４ノ２１Ｇの面積内の層４
２０の厚さは、希望するなら平行プレート間に好ましい
４ヤバシタンス量を得るため調節ないし部分的に除去し
てもよい。同様に並行プレートの重なり部分の寸法は希
望するキャパシタンス値を得るように選ばれてもよい。
第２２及び２３図は第８図に示すラインドライバ回路２
３２の１可能具体例を表ねり薄膜集積電子構造５１０の
部分図である。ここではトリガ装置としてしきい値スイ
ッチが用いられている。第２２及び２３図に１．Ｌ示し
ていない電了構３ｆｉ！ｉ１０の残りは第１６図及び１
７図の電子ア］ノイ４００の対応部分と同じ方法で形成
してもよいａ構造５１０のしきい値スイッチ１３６は第
１６及び１７図の構造４００と同じｈ法でつくられる。
３２の１可能具体例を表ねり薄膜集積電子構造５１０の
部分図である。ここではトリガ装置としてしきい値スイ
ッチが用いられている。第２２及び２３図に１．Ｌ示し
ていない電了構３ｆｉ！ｉ１０の残りは第１６図及び１
７図の電子ア］ノイ４００の対応部分と同じ方法で形成
してもよいａ構造５１０のしきい値スイッチ１３６は第
１６及び１７図の構造４００と同じｈ法でつくられる。
トリガしきい値スイッチ２３６はしきい値スイッチ１３
６と同じ材料層から同時につくられてもよい。特に層４
５０から４５６までのメ（）１８１３Ｂを形成するため
に用いられるエツチング工程ｔよしきい値スイッチ２３
Ｇのメサ構造を形成りるため同時に用いられてもよい。
６と同じ材料層から同時につくられてもよい。特に層４
５０から４５６までのメ（）１８１３Ｂを形成するため
に用いられるエツチング工程ｔよしきい値スイッチ２３
Ｇのメサ構造を形成りるため同時に用いられてもよい。
ひとたびメサ構造１３６及び２３６が完成すると、絶縁
層４６０は図示のようにデポジットされ、その後トップ
メタル層４６２がデポジットされて入力端子１４３に遅
するトレース５１２を形成する。
層４６０は図示のようにデポジットされ、その後トップ
メタル層４６２がデポジットされて入力端子１４３に遅
するトレース５１２を形成する。
第４から第９図まで及び第１２Ａ図の回路図では、１又
はそれ以上のラインドライバ回路がアドレスライン１２
０の１端に示されている。希望するなら、これらと同じ
回路をアドレスラインの１端又は横側に構成された薄膜
構造を用いで実現してもよい。
はそれ以上のラインドライバ回路がアドレスライン１２
０の１端に示されている。希望するなら、これらと同じ
回路をアドレスラインの１端又は横側に構成された薄膜
構造を用いで実現してもよい。
これは特に非常に大面積の電子アレイに対して有利であ
る。というのは、この種のアレイの１端に沿ってしきい
値装買を形成するために要する材料量がアレイの向き合
う両側にしきい値装胃庖形成するため、アレイ全体にこ
の種の材料をデボジッ［−するために必要な材料層より
はるかに少ないからである。同様に、この樟のアレイの
１端に沿う直線領域内に材料をデポジットするときに用
いられるデポジション設備はそれほどＴＳｇＪでない。
る。というのは、この種のアレイの１端に沿ってしきい
値装買を形成するために要する材料量がアレイの向き合
う両側にしきい値装胃庖形成するため、アレイ全体にこ
の種の材料をデボジッ［−するために必要な材料層より
はるかに少ないからである。同様に、この樟のアレイの
１端に沿う直線領域内に材料をデポジットするときに用
いられるデポジション設備はそれほどＴＳｇＪでない。
第′２４図から第２７図までは７１−リクスアレイ梠造
の１端もしくは１辺に沿って配列された第８図に示すタ
イプのラインドライバ回路をもつ薄膜電子アレイ構造の
１具体例を示す。理解しやすくするため、第２４図は第
２５から第２７図までの構造の回路装置の配列に似た形
に第８図の回路２３０を配列している。
の１端もしくは１辺に沿って配列された第８図に示すタ
イプのラインドライバ回路をもつ薄膜電子アレイ構造の
１具体例を示す。理解しやすくするため、第２４図は第
２５から第２７図までの構造の回路装置の配列に似た形
に第８図の回路２３０を配列している。
第２５図から第２７図までは第８図に示すラインドライ
バ回路２３２及び２３４を内蔵する電子アレイ構造５２
０の部分図である。第２５図から第２７図までに示して
いない電子構造５２０の残りは、第１６及び１７図の電
子アレイ４００の対応部分と同様の方法で形成すること
ができる。トリガしきい値スイッチ２３乙！及び２３８
は同時に主要しきい値スイッチ１３６及び１４６と同様
の材料層から形成することができる。
バ回路２３２及び２３４を内蔵する電子アレイ構造５２
０の部分図である。第２５図から第２７図までに示して
いない電子構造５２０の残りは、第１６及び１７図の電
子アレイ４００の対応部分と同様の方法で形成すること
ができる。トリガしきい値スイッチ２３乙！及び２３８
は同時に主要しきい値スイッチ１３６及び１４６と同様
の材料層から形成することができる。
構造５２０内の底部金属層は第２５図に示す通り、３個
の導電バッド１４８．４２２ａ及び４２２ｂ、並びにア
ドレスライン１２０を形成するため第２５図に最も明確
に示されている通り形成される。導電バッド４２２ａは
ラインドライバ回路２３２内の接続点１４１を形成形成
１−る導体としてはたらく、ダイオード１３８はアドレ
スライン１２０に対してダイオード１４８と逆の極性を
もち、しかしダイオード１３８及び１４８は両方とも同
じ材料層から形成される。ダイオード１３８は導電パッ
ド４２２ａ上に位置決めされ、これをトレース１４５１
、を介してアドレスライン１２０に結合する。トレース
１４５、はトップメタル層４６２を形成することによっ
てつくられる。逆に、ダイオード１４８はアドレスライ
ン１２０上に位置決めされ、同様にトップメタル層４６
２を形成することによってつくられる体練又はトレース
１５５１によって導電バッド４２２ｂに結合される。先
行のダイオードと結合トレースの配列法を用いて、アド
レスライン１２０に関して異なる極性をもつダイオード
１３８及び１４８が最小数のパターン形成工程で形成さ
れる。
の導電バッド１４８．４２２ａ及び４２２ｂ、並びにア
ドレスライン１２０を形成するため第２５図に最も明確
に示されている通り形成される。導電バッド４２２ａは
ラインドライバ回路２３２内の接続点１４１を形成形成
１−る導体としてはたらく、ダイオード１３８はアドレ
スライン１２０に対してダイオード１４８と逆の極性を
もち、しかしダイオード１３８及び１４８は両方とも同
じ材料層から形成される。ダイオード１３８は導電パッ
ド４２２ａ上に位置決めされ、これをトレース１４５１
、を介してアドレスライン１２０に結合する。トレース
１４５、はトップメタル層４６２を形成することによっ
てつくられる。逆に、ダイオード１４８はアドレスライ
ン１２０上に位置決めされ、同様にトップメタル層４６
２を形成することによってつくられる体練又はトレース
１５５１によって導電バッド４２２ｂに結合される。先
行のダイオードと結合トレースの配列法を用いて、アド
レスライン１２０に関して異なる極性をもつダイオード
１３８及び１４８が最小数のパターン形成工程で形成さ
れる。
ラインドライバ回路２３２及び２３４を実現する構造が
アドレスライン１２０の同じ側に位置するから、それら
は相互に隣接して形成されるのが好ましい。
アドレスライン１２０の同じ側に位置するから、それら
は相互に隣接して形成されるのが好ましい。
これは例えばこの種の構造を水平横並びに配列するか、
あｇいは第２５図に示すように垂直横並びに配列するか
によって完成することができる。２つの回路構造によっ
て第２５図の垂直方向に求められる付加スペースの聞を
最小化するため、これら２つのラインドライバ回路の寸
法は第２５図に最も明確に示す通り、水平方向に増やさ
れ、垂直方向に減らされる。これら２つの構造によって
占められる垂直方向の寸法の増加を補償するため、セル
６０１１のようなアレイのセル構造６０の寸法を垂直方
向に増やし、水平方向に減らしてもよいが、但しアレイ
の幾何学的配列との調和の上に立ってこの適用がなされ
なければならない。第２５及び２７図に示すレイアウト
のような適切なアレイ配列を用１．′Ｘることによって
、アドレスライン１２０の同じ側にラインドライバ回路
を配置することは電子アレイ５２０の寸法又は複雑構造
に事実上何ら不利な影響をもたらすことはない。
あｇいは第２５図に示すように垂直横並びに配列するか
によって完成することができる。２つの回路構造によっ
て第２５図の垂直方向に求められる付加スペースの聞を
最小化するため、これら２つのラインドライバ回路の寸
法は第２５図に最も明確に示す通り、水平方向に増やさ
れ、垂直方向に減らされる。これら２つの構造によって
占められる垂直方向の寸法の増加を補償するため、セル
６０１１のようなアレイのセル構造６０の寸法を垂直方
向に増やし、水平方向に減らしてもよいが、但しアレイ
の幾何学的配列との調和の上に立ってこの適用がなされ
なければならない。第２５及び２７図に示すレイアウト
のような適切なアレイ配列を用１．′Ｘることによって
、アドレスライン１２０の同じ側にラインドライバ回路
を配置することは電子アレイ５２０の寸法又は複雑構造
に事実上何ら不利な影響をもたらすことはない。
第２８及び２９図は第１０Ｃ図のダイオードを基礎とす
るアドレス複号回路３３０の１可能具体例を表わす簿Ｉ
Ｉ！ｉＩ集積電子回路構造５３０の部分図である。構３
１１５３０の重要な１つの利点は、第１６及び１７図に
図解するアレイ４００のような薄膜電子アレイ内の個々
のセルと結合した薄膜絶縁ダイオードをつくるために用
いられると同じ材料層を用いて作られてもよいというこ
とである。
るアドレス複号回路３３０の１可能具体例を表わす簿Ｉ
Ｉ！ｉＩ集積電子回路構造５３０の部分図である。構３
１１５３０の重要な１つの利点は、第１６及び１７図に
図解するアレイ４００のような薄膜電子アレイ内の個々
のセルと結合した薄膜絶縁ダイオードをつくるために用
いられると同じ材料層を用いて作られてもよいというこ
とである。
希望するならば、第６の層４３２は金属層４３０の厚さ
を６０オングストロームからおよそ１０００から３００
０オングストロームまで増やすことによって省いてもよ
い。（当業者には第６の層４３２がｌｉｄ ４３０の組
成によって不利な影響を受ける半導体記憶材料のような
材料によって事実上被覆されないｐ−ｉ −ｎダイオー
ドを用いる薄膜電子アレイには必要とされないことが理
解されよう。）ダイオードメサ構造３０２．３０４及び
３０６並びに後工程でトップにトランジスタ３３２が形
成されるメサ“構造は他のダイオードアレイに関して先
に説明した方法で上部の４層４２４から４３０までを実
質的に同時にドライエッチすることによってつくること
もできる。底部金属層４２２は次に光りソグラフイによ
ってパターン形成されて、垂直に配列されたアドレス選
択ライン２６０から２６８まで及びトランジスタ３３２
のためのメサ構造が上側に配置される導電バッド５３２
を形成することができる。あるいは、底部金属層４２２
は層４２４から４３０までがデポジットされる以前にパ
ターン形成されてもよい。
を６０オングストロームからおよそ１０００から３００
０オングストロームまで増やすことによって省いてもよ
い。（当業者には第６の層４３２がｌｉｄ ４３０の組
成によって不利な影響を受ける半導体記憶材料のような
材料によって事実上被覆されないｐ−ｉ −ｎダイオー
ドを用いる薄膜電子アレイには必要とされないことが理
解されよう。）ダイオードメサ構造３０２．３０４及び
３０６並びに後工程でトップにトランジスタ３３２が形
成されるメサ“構造は他のダイオードアレイに関して先
に説明した方法で上部の４層４２４から４３０までを実
質的に同時にドライエッチすることによってつくること
もできる。底部金属層４２２は次に光りソグラフイによ
ってパターン形成されて、垂直に配列されたアドレス選
択ライン２６０から２６８まで及びトランジスタ３３２
のためのメサ構造が上側に配置される導電バッド５３２
を形成することができる。あるいは、底部金属層４２２
は層４２４から４３０までがデポジットされる以前にパ
ターン形成されてもよい。
トランジスタ３３２を形成するため、２つの上部層４２
８及び４３０は別々の部分に光りソグラフイによってパ
ターン形成される。一方の部分は部分４２８Ｃ及び４３
０ｃを含み、他方の部分は部分４２８ｄ及び４３０ｄを
含む。これらの部分は電界効果ｉ−ランジスタ３３２の
ソース及びドレイン電極としてはたらく。
８及び４３０は別々の部分に光りソグラフイによってパ
ターン形成される。一方の部分は部分４２８Ｃ及び４３
０ｃを含み、他方の部分は部分４２８ｄ及び４３０ｄを
含む。これらの部分は電界効果ｉ−ランジスタ３３２の
ソース及びドレイン電極としてはたらく。
その後、絶縁層４２０をデボジブ１−シ、そしてダイオ
ード３０４上の通路５３４のようにダイオード上に通路
を設けるため、さらにトランジスタ３３２のソース及び
トレイン電極上に通路５３６及び５３８を設けるため、
パターン形成する。
ード３０４上の通路５３４のようにダイオード上に通路
を設けるため、さらにトランジスタ３３２のソース及び
トレイン電極上に通路５３６及び５３８を設けるため、
パターン形成する。
次にトップメタル層４６２をデポジットして行（［］つ
）選択ライン２７４及び２７６と、第２８図に示す通り
垂直方向にトランジスタ３３２間に伸延する共通ライン
２９４及び３３４を形成する。行選択導体２７４はダイ
オード３０２ 、３０４及び３０６の陰極と、トランジ
スタ３３２１の電極の１つと接触する。行選択導体２１
６ハダイオード３０３．３０５及ヒ３ｏ７ニ結合し、さ
らにトランジスタ ３３２２の電極の１つに結合する。
）選択ライン２７４及び２７６と、第２８図に示す通り
垂直方向にトランジスタ３３２間に伸延する共通ライン
２９４及び３３４を形成する。行選択導体２７４はダイ
オード３０２ 、３０４及び３０６の陰極と、トランジ
スタ３３２１の電極の１つと接触する。行選択導体２１
６ハダイオード３０３．３０５及ヒ３ｏ７ニ結合し、さ
らにトランジスタ ３３２２の電極の１つに結合する。
導体２９４は電源Ｖ ＥＥ４をトランジスタ３３２の他
の電極へつなぐ。導体３３４は電界効果］・ランジスタ
３３２のゲーｉ・並びにイの間に伸延づる共通導体とし
てはたらくよう適正に形成される。
の電極へつなぐ。導体３３４は電界効果］・ランジスタ
３３２のゲーｉ・並びにイの間に伸延づる共通導体とし
てはたらくよう適正に形成される。
第３０及び３１図は薄膜集積電子回路５４０の部分図で
あって、第１００図の全ダイオードアドレス復号回路３
３５を表わず。第３０及び３１図に丞していない電子構
造５４０の残部は第２８及び２９図に示すアドレス復号
回路構造５３０の対応部分と同じ方法で形成することが
できる。構造５４０はただ１つのタイプの回路装置、主
としてダイオードだけで構成され、これらのダイオード
は第１３及び１４図に関連して先に説明したダイオード
形成法を用いて全部が同時に形成される多層重心ダイオ
ードであることが好ましい。構造５４０は任意の受動抵
抗、コンデンサ、トランジスタその他に適合する。従っ
てひとたびダイオード３０４上が形成されると、トップ
メタル層をデポジットし、パターン形成する以外は何ら
付加処叩工程庖必要としない。構造５４０を構成するた
めに必要な！！！Ｘ理工程は構造５３０を構成するより
数が少ないから、費用がかがらず、構造５４０より多き
な歩どまりで製造可能なはずである。
あって、第１００図の全ダイオードアドレス復号回路３
３５を表わず。第３０及び３１図に丞していない電子構
造５４０の残部は第２８及び２９図に示すアドレス復号
回路構造５３０の対応部分と同じ方法で形成することが
できる。構造５４０はただ１つのタイプの回路装置、主
としてダイオードだけで構成され、これらのダイオード
は第１３及び１４図に関連して先に説明したダイオード
形成法を用いて全部が同時に形成される多層重心ダイオ
ードであることが好ましい。構造５４０は任意の受動抵
抗、コンデンサ、トランジスタその他に適合する。従っ
てひとたびダイオード３０４上が形成されると、トップ
メタル層をデポジットし、パターン形成する以外は何ら
付加処叩工程庖必要としない。構造５４０を構成するた
めに必要な！！！Ｘ理工程は構造５３０を構成するより
数が少ないから、費用がかがらず、構造５４０より多き
な歩どまりで製造可能なはずである。
第１００図に示す論理ゲー）−３００″内のダイオード
３３６は行選択ライン２７４と結合づる陽極をもち、ゲ
ート３００ ”の他のダイオードは行選択ライン２１４
と結合する陰極をもつ、構造５４０内のすべてのダイオ
ードは同じ共通大面積薄膜層４２２がら４３０までを第
２８〜３１図に示すメザ構造にパターン形成することり
によって形成するのが好ましく、間口又は通路５４２は
、ダイオード３３６の陽極にニ接続が行われるように導
電バッド５３２を露光するべく絶縁層４２０に形成され
る。行選択ライン２７４の伸延部分５４４は導電バッド
５３２と接触し、このようにして行選択ライン２７４と
ダイオード３３６の陽極の間に直接電気結合を形成する
。先に説明した通り、ダイオード３３６は論理ゲート３
００ ″の他のダイオードより３〜２０倍小さくつくら
れることができ、その結果、他のダイオードよりはるか
に電流抵抗が大きい。あるいは、ダイオード３３６はよ
り厚めの真性層で垂直につくられることもでき、その結
果、とくに順バイアスがかかるときは同じ断面積でもよ
り大きな抵抗をもつだろう。これは論理ゲート３００
″の他のダイオードから別々にダイオ−−ド３３６を形
成することによって達成づ゛ることができよう。
３３６は行選択ライン２７４と結合づる陽極をもち、ゲ
ート３００ ”の他のダイオードは行選択ライン２１４
と結合する陰極をもつ、構造５４０内のすべてのダイオ
ードは同じ共通大面積薄膜層４２２がら４３０までを第
２８〜３１図に示すメザ構造にパターン形成することり
によって形成するのが好ましく、間口又は通路５４２は
、ダイオード３３６の陽極にニ接続が行われるように導
電バッド５３２を露光するべく絶縁層４２０に形成され
る。行選択ライン２７４の伸延部分５４４は導電バッド
５３２と接触し、このようにして行選択ライン２７４と
ダイオード３３６の陽極の間に直接電気結合を形成する
。先に説明した通り、ダイオード３３６は論理ゲート３
００ ″の他のダイオードより３〜２０倍小さくつくら
れることができ、その結果、他のダイオードよりはるか
に電流抵抗が大きい。あるいは、ダイオード３３６はよ
り厚めの真性層で垂直につくられることもでき、その結
果、とくに順バイアスがかかるときは同じ断面積でもよ
り大きな抵抗をもつだろう。これは論理ゲート３００
″の他のダイオードから別々にダイオ−−ド３３６を形
成することによって達成づ゛ることができよう。
例えば抵抗３０Ｂのような受動抵抗素子を用いる第１０
Ａ図のアドレス復号回路２５２は薄膜形につくることも
容易であろう。この種の簿膜構）告は第２８及び２９図
の薄膜構造５３０にぎわめて近いことができる。但し受
動抵抗素子３０８が能動抵抗素子３３２の代りに用いら
れることが異なる。この種の受動抵抗素子は薄膜集積電
子回路の当業名によく知られたさまざまな方法で製造さ
れることができる。
Ａ図のアドレス復号回路２５２は薄膜形につくることも
容易であろう。この種の簿膜構）告は第２８及び２９図
の薄膜構造５３０にぎわめて近いことができる。但し受
動抵抗素子３０８が能動抵抗素子３３２の代りに用いら
れることが異なる。この種の受動抵抗素子は薄膜集積電
子回路の当業名によく知られたさまざまな方法で製造さ
れることができる。
例えば一定ｒ４）の酸素が拡散され又はイオン打込みさ
れたタンタルのような被制御コンダクタンスをもつ金属
ストリップをパターン形成することによって、あるいは
＋ ｍとオーム接触する２個の間隔をあけた電極間に
この０４層４２８のパターン形成部分を用いることによ
って製造してもよい。
れたタンタルのような被制御コンダクタンスをもつ金属
ストリップをパターン形成することによって、あるいは
＋ ｍとオーム接触する２個の間隔をあけた電極間に
この０４層４２８のパターン形成部分を用いることによ
って製造してもよい。
第３２図は本発明完全集積電子アレイの一可能形を構成
図によって示す。集積アレイ５５０は、複数組の導体又
はアドレスライン５２及び５４に付加される電子信号に
よって好ましくはアクセス可能のセルのアレイ５５２と
、これに伴なう各セルと結合する各セット５２及び５４
からの少なくとも１個の導体を含む。アレイ５５２はま
た、少なくとも１グループ又はラインドライバ回路のア
レイ５５４と、好ましくは第２のグループ又はラインド
ライバ回路アレイ５５６をも含む。これらのグループの
アレイは好ましくはそれぞれ図示のように第１及び第２
組のアドレスライン５２及び５４と結合する。アレイ５
５０はまた好ましくは共に結合して第１ラインドライバ
アレイ５５４にはたらく集積アドレス復号回路を形成す
る１グループ又はアレイの薄Ｉ！！電子装置５５８を含
み、さらに好ましくは第２のラインドライバアレイ５５
６にはたらくこの種の第２アレイ５６０を含む。
図によって示す。集積アレイ５５０は、複数組の導体又
はアドレスライン５２及び５４に付加される電子信号に
よって好ましくはアクセス可能のセルのアレイ５５２と
、これに伴なう各セルと結合する各セット５２及び５４
からの少なくとも１個の導体を含む。アレイ５５２はま
た、少なくとも１グループ又はラインドライバ回路のア
レイ５５４と、好ましくは第２のグループ又はラインド
ライバ回路アレイ５５６をも含む。これらのグループの
アレイは好ましくはそれぞれ図示のように第１及び第２
組のアドレスライン５２及び５４と結合する。アレイ５
５０はまた好ましくは共に結合して第１ラインドライバ
アレイ５５４にはたらく集積アドレス復号回路を形成す
る１グループ又はアレイの薄Ｉ！！電子装置５５８を含
み、さらに好ましくは第２のラインドライバアレイ５５
６にはたらくこの種の第２アレイ５６０を含む。
集積アレイ５５０はまた、アドレス復号回路５５８及び
５６０の作動を制御する導線の組又はバス５６８及び５
７０にそれぞれ信号を付与する第１及び第２アドレス生
成手段５６４および５６６をも含むことができる。アド
レス生成手段５６４及び５６６は同様に薄膜回路形をと
ることができ、あるいはアクセス電子アレイにｈ用な適
正アドレス信号を発生するための結晶半導休工業で広く
用いられている集積回路チップであってもよい。この種
のアドレス生成手段は例えばアレイ５５２内のセルのラ
ンダムアクセスを許づような方法でアドレスを提供する
ことができる。あるいはそれらは、しばしば平面パネル
表示にしばしば行われているように続けて下降する行の
ようなあらかじめ定められた基板内のセルアレイ５５２
にアクセスするための多くの信号を提供してもよい。ア
ドレス生成手段５６４及び５６６の作動を監視するため
の制御信号は従来式に、基板に取付けられ、それぞれ母
＄９５７８及び５８０を介してチップ５６４及び５６６
に相′ｒＬ接続されるリボンコネクタソケット装Ｍ５７
４によって供給されてもよい。電子アレイ５５２を作動
する電力は同じく例えばコネクタ５７４を介して従来式
に供給されてもよい。電力は、薄膜アレイの形成に先立
って又は同時に、好ましくは基板上に形成される金属導
体５８４を介してさまざまなアレイ５５４〜５６０及び
回路５６４及び５６６に分配することができる。
５６０の作動を制御する導線の組又はバス５６８及び５
７０にそれぞれ信号を付与する第１及び第２アドレス生
成手段５６４および５６６をも含むことができる。アド
レス生成手段５６４及び５６６は同様に薄膜回路形をと
ることができ、あるいはアクセス電子アレイにｈ用な適
正アドレス信号を発生するための結晶半導休工業で広く
用いられている集積回路チップであってもよい。この種
のアドレス生成手段は例えばアレイ５５２内のセルのラ
ンダムアクセスを許づような方法でアドレスを提供する
ことができる。あるいはそれらは、しばしば平面パネル
表示にしばしば行われているように続けて下降する行の
ようなあらかじめ定められた基板内のセルアレイ５５２
にアクセスするための多くの信号を提供してもよい。ア
ドレス生成手段５６４及び５６６の作動を監視するため
の制御信号は従来式に、基板に取付けられ、それぞれ母
＄９５７８及び５８０を介してチップ５６４及び５６６
に相′ｒＬ接続されるリボンコネクタソケット装Ｍ５７
４によって供給されてもよい。電子アレイ５５２を作動
する電力は同じく例えばコネクタ５７４を介して従来式
に供給されてもよい。電力は、薄膜アレイの形成に先立
って又は同時に、好ましくは基板上に形成される金属導
体５８４を介してさまざまなアレイ５５４〜５６０及び
回路５６４及び５６６に分配することができる。
セルのアレイ５５２は複数個の多重位置又はセルをもつ
任意の薄膜電子アレイであってもよく、これらのセルは
アドレスライン５２及び５４のような２又はそれ以上の
導体を介してセルに加えられる電気信号又は波形を周期
的にアクセスする必要がある。セルのアレイ５５２は例
えば発明の背狽の部分で第１〜３図に関連して検討した
任意の先行技術電子アレイの形をとってもよい。アレイ
５５２は第１６及び１７図に関連して示した電子記憶マ
トリクスアレイの形をとってもよい。
任意の薄膜電子アレイであってもよく、これらのセルは
アドレスライン５２及び５４のような２又はそれ以上の
導体を介してセルに加えられる電気信号又は波形を周期
的にアクセスする必要がある。セルのアレイ５５２は例
えば発明の背狽の部分で第１〜３図に関連して検討した
任意の先行技術電子アレイの形をとってもよい。アレイ
５５２は第１６及び１７図に関連して示した電子記憶マ
トリクスアレイの形をとってもよい。
ラインドライバのアレイ５５４及び５５６は第４〜９図
及び第１２図に関して示した任意のラインドライバ回路
の形をとってもよい。ここから後に充電又は放電アドレ
スラインにつくられたしきい値スイッチを用いるライン
ドライバ回路を内蔵する任意の等価アレイもまたアレイ
５５４及び５５６内に使用することができよう。アレイ
５５４内のラインドライバ回路はアレイ５５６内に用い
られるものと必ずしも同一でなくてもよいだろう。例え
ば、特定の電子マトリクスの列ラインに付与される電圧
又は波形は、行ラインに関連して使用されるものとは振
幅、タイミング及び基本波形に到るまで異なることがで
きよう。望むならば、本発明ラインドライバ回路はアレ
イ５５４内に使用してもよく、いくつかの他の形のライ
ンドライブ回路、例えば平面パネル表示と共に用いられ
るグレイスケールビデＡ伝達信号をイ・」加するために
使用されるような一次増幅器回路が、アレイ５５２の第
２の絹のアドレスライン５４に加えられる波形を提供Ｊ
るために用いられてもよい。前記の米国特許に開示した
いくつかの薄膜記憶アレイは、この種のセルの読取りと
比較して、プログラム可能のセルに設定し又は古込むた
めの明確に異なる電圧レベル及び波形を要求する記憶ア
レイを開示している。従って、本発明ラインドライブ回
路の２つの異なるセラ１−（それぞれがｙ４なる電圧レ
ベル又は波形を発１する）が、設定セル及び読出しセル
のためのさまざまな電ΣＦ又は波形を提供するための単
一組のアドレスラインに結合してもよいことが期待され
る。
及び第１２図に関して示した任意のラインドライバ回路
の形をとってもよい。ここから後に充電又は放電アドレ
スラインにつくられたしきい値スイッチを用いるライン
ドライバ回路を内蔵する任意の等価アレイもまたアレイ
５５４及び５５６内に使用することができよう。アレイ
５５４内のラインドライバ回路はアレイ５５６内に用い
られるものと必ずしも同一でなくてもよいだろう。例え
ば、特定の電子マトリクスの列ラインに付与される電圧
又は波形は、行ラインに関連して使用されるものとは振
幅、タイミング及び基本波形に到るまで異なることがで
きよう。望むならば、本発明ラインドライバ回路はアレ
イ５５４内に使用してもよく、いくつかの他の形のライ
ンドライブ回路、例えば平面パネル表示と共に用いられ
るグレイスケールビデＡ伝達信号をイ・」加するために
使用されるような一次増幅器回路が、アレイ５５２の第
２の絹のアドレスライン５４に加えられる波形を提供Ｊ
るために用いられてもよい。前記の米国特許に開示した
いくつかの薄膜記憶アレイは、この種のセルの読取りと
比較して、プログラム可能のセルに設定し又は古込むた
めの明確に異なる電圧レベル及び波形を要求する記憶ア
レイを開示している。従って、本発明ラインドライブ回
路の２つの異なるセラ１−（それぞれがｙ４なる電圧レ
ベル又は波形を発１する）が、設定セル及び読出しセル
のためのさまざまな電ΣＦ又は波形を提供するための単
一組のアドレスラインに結合してもよいことが期待され
る。
以上の説明から、集積電子アレイ構造５５０は、ＲＡＭ
ＳＥＥＰＲＯＭ又はリードオンリメモリ（ＲＯＭ ）の
ような記憶アレイとして、あるいは感光材料又は発光セ
ルを内ｉする平面パネル表示のための集積電子アレイと
しで、あるいは例えば資料、地図、図面その他のイメー
ジング又はスキャンニングのようなＷＩＩ＆ないし走査
に有用む集積感光アレイとして用いられる集積電子アレ
イを形成するため、直接使用されるかあるいは容易に適
合されることができることが理解されるはずである。
ＳＥＥＰＲＯＭ又はリードオンリメモリ（ＲＯＭ ）の
ような記憶アレイとして、あるいは感光材料又は発光セ
ルを内ｉする平面パネル表示のための集積電子アレイと
しで、あるいは例えば資料、地図、図面その他のイメー
ジング又はスキャンニングのようなＷＩＩ＆ないし走査
に有用む集積感光アレイとして用いられる集積電子アレ
イを形成するため、直接使用されるかあるいは容易に適
合されることができることが理解されるはずである。
本発明ラインドライバ回路構造の重要な利点は、垂直形
装置を形成するため別個の装置及び回路にパターン形成
される薄り材料の連続大面積多重層から形成することが
できるということである。垂直形装置を通る電流は概し
て第１及び第２の垂直移動電極間を流れる。垂直装置１
個について必要な面積はふつう同様の水平形装置に必要
とされる面積よりはるかに小さい。水平形では電流はふ
つう電極間を水平に流れる。従って、回路形成に要する
基板面積は、この種の装置の製造が複雑であるため、茗
しく縮減される。垂直デバイス構造の密度がこのように
本来的に高められることによって、この種の装置からつ
くられたＲＮＩＡ回路は、これに相当する水平構造が用
いられた場合より大きイ【最小特徴寸法を用いて描成す
ることが可能になる。最小特徴寸法が大きいということ
は位置決め公差をひろげ、製造原価を引下げる。またこ
れらの因子は垂直デバイスから作られた薄膜回路構造の
歩どまりを高めるために寄与する。
装置を形成するため別個の装置及び回路にパターン形成
される薄り材料の連続大面積多重層から形成することが
できるということである。垂直形装置を通る電流は概し
て第１及び第２の垂直移動電極間を流れる。垂直装置１
個について必要な面積はふつう同様の水平形装置に必要
とされる面積よりはるかに小さい。水平形では電流はふ
つう電極間を水平に流れる。従って、回路形成に要する
基板面積は、この種の装置の製造が複雑であるため、茗
しく縮減される。垂直デバイス構造の密度がこのように
本来的に高められることによって、この種の装置からつ
くられたＲＮＩＡ回路は、これに相当する水平構造が用
いられた場合より大きイ【最小特徴寸法を用いて描成す
ることが可能になる。最小特徴寸法が大きいということ
は位置決め公差をひろげ、製造原価を引下げる。またこ
れらの因子は垂直デバイスから作られた薄膜回路構造の
歩どまりを高めるために寄与する。
当業者には本発明がここに特定的に開示した以外の方法
でも実施され得るものであることが理解されるはずであ
る。本発明は添イ」の請求範囲を逸脱することなく、修
正、変形及び改変を受けることができる。
でも実施され得るものであることが理解されるはずであ
る。本発明は添イ」の請求範囲を逸脱することなく、修
正、変形及び改変を受けることができる。
（以下余白）
第１図は先行技術による、個々にアクセスあるいはアド
レス指定され得る複数個のセルをイｒする電子７トリク
スアレイの概略的説明図、第２Ａ図〜第２ Ｈ図は二組
のアドレスラインを有し、かつ二端子絶縁デバイスを用
いる、先行技術による様々な８ｉＭの薄膜電子アレイの
代表的なセルをそれぞれ示す概略的３１明図、第３Ａ図
〜第３Ｃ図は三組のアドレスラインを有し、かつ三端子
絶縁デバイスを用いる、先行技術による様々な種類のＪ
膜電子アレイの概略的説明図、第４図は各々しきい値ス
イッチ及びトランジスタを用いる２個のラインドライバ
回路を有する本発明の一具体倒の概略的説明図、第５Ａ
図は第４図の回路のための波形の例を示すタイミングチ
ャート、第５Ｂ図は典型的なしきい値スイッチに特徴的
なＩ−Ｖ曲線の説明図、第６図は各々しきい値スイッチ
及びコンデンサを用いる２個の本発明ラインドライバ回
路の概略的説明図、第７Ａ図は各々しきい値スイッチ及
び非線形デバイス、即ちダイオードを用いる２個の本発
明ラインドライバ回路のＳ２明図、第７Ｂ図及び第７Ｃ
図は第７Ａ図の回路で用いられ得る非線形デバイスの変
形例の説明図、第８図は各々１対のしきい値スイッチを
用いる２個の本発明ラインドライバ回路の説明図、第９
図は各々入力端子に直接接続されたしきい値スイッチを
有する２個の本発明ラインドライバ回路の説明図、第１
０Ａ図はダイオード論理ゲートアレイと該アレイに関連
する、本発明のラインドライバ回路に入力信号を提供す
るのに有用なアドレス入力回路網との概略的説明図、第
１０Ｂ図は第１０Ａ図に関する真理値表、第１０Ｃ図は
第１０Ａ図のダイオードアドレスアレイの、能動抵抗素
子としてトランジスタを用いる変形例の説明図、第１０
Ｄ図は第１０Ａ図のダイオードアドレスアレイの、能動
抵抗素子としてダイオードを用いる更に別の変形例の説
明図、第１１図は第１０八図に関するタイミングチャー
ト、第１２Ａ図は４個のラインドライバ回路を有し、ア
レイ中の導体に交番極性信号を供給するのに有用である
本発明の一具体例の説明図、第１２Ｂ図は第１２Ａ図に
関するタイミングチャート、第１２Ｃ図は第１２Ａ図に
関する別のタイミングチャート、第１３図は第７Ａ図の
ラインドライバ回路を用いる本発明のｍｌ電子メモリア
レイの、一部完成した第一の構造を示す平面図、第１４
図は第１３図の線１４−１４における断面図、第１５図
は第１４図の構造の、製造工程が更に実施された後の状
態を示す断面図、第１６１１は完成構造の平面図、第１
７図は第１６図の線１７−１７における断面図、第１８
図は第４図のラインドライバ回路に対応して形成された
薄膜構造体の部分平面図、第１９Ａ図は第１８図の線１
９Ａ −１９Ａにおける断面図、第１９Ｂ図は第１９Ａ
図の線１９Ｂ−１９Ｂにおける断面図、第２０図は第６
図のラインドライバ回路を含む構造体の部分平面図、第
２１図は第２０図の線２１−２１における断面図、第２
２図は第８図のラインドライバ回路を含む構造体の部分
平面図、第２３図は第２２図のｕＡ２３−２３における
断面図、第２４図は第８図のラインドライバ回路を再構
成したものを示す説明図、第２５図は第２４図のライン
ドライバ回路を具現する薄膜構造体の平面図、第２６図
は第２５図の線２６−２６における断面図、第２７図は
第２５図の線２７−２７における断面図、第２８図は第
１０Ｃ図の集積ダイオード論理ゲートアレイを具現する
薄膜構造体の平面図、第２９図は第２８図の線２９−２
９における断面図、第３０図は第１０Ｄ図のダイオード
論理ゲートアレイを具現する薄膜構造体の部分平面図、
第３１図は第３０１２１の線３１−３１における断面図
、第３２図は同一基板上に集債して形成されたアドレス
指定され得るセルのマトリクスアレイ、ラインドライバ
回路並びにＬＭダイオード論理ゲートアレイを含む本発
明の電子アレイのｉ略的平面図である。 ５０・・・・・・電子アレイ、５２，５４，１２０・・
・・・・アドレスライン、５Ｇ・・・・・・交点、５８
・・・・・・セル、６０・・・・・・絶縁手段、６２・
・・・・・情報保持手段、１２２，１２８・・・・・・
コンデンサ、１２４・・・・・・抵抗器、１２６・・・
・・・接地、１３２，１３４・・・・・・ラインドライ
バ回路、１３６Ｊ４６・・・・・・しきい値スイッチ、
１：’１８，１４８・・・・・・ダイオード、１４０，
１５０・・・・・・電界効果トランジスタ、１４！、１
５ｔ・・・・・・接続点、１４２，１４３，１４４゜１
５２ 、１５３ 、１５４・・・・・・端子、１４５，
１５５・・・・・・導体。 代理人弁理士 中 村 至 代現人弁理士船 山 武 先行板＃ ０■崎 １１術 矩竹ｄ ＠ ｆ−ｒｆ扱く４旦 ’ｔ
ｑＲｑ 生行技司 佑巧暦術 Ｌ■Ｌ ｂ虐笠 手続補正書 １．事件の表示 昭和６２年特許願第２０８０５１号
２、発明の名称 薄膜ラインドライバを有する電子ア
レイ３、補正をする者 事件との関係 特許出願人 名 称 エナージー・コンバージョン・デバイセス
・インコーホレーテッド ５、補正命令の日付 自 発 ６、補正により増加する発明の数 ７、補正の対象 図面 ８、補正の内容 〈１）正式図面を別紙の通り補充する。（内容に変更な
し）７ばＡ ′ 手続補正用 昭和６２年１０月−７日 １、車灯の表示 昭和６２年特許願第２０８０５１号
２、発明の名称 薄膜ラインドライバを有する電子ア
レイ３、補正をする者 事件との関係 特許出願人 名 称 エナージー・コンバージョン・デバイセス
・インコーホレーテッド ４、代 理 人 東京都新宿区新宿１丁目１番１４
号 山田ビル５、補正命令の日付 自 発 ８１ｉ１ｉ正の内容 図面中、第１７図及び第３２図を
別紙の通り補正づる。 蒼４ 辱゛
レス指定され得る複数個のセルをイｒする電子７トリク
スアレイの概略的説明図、第２Ａ図〜第２ Ｈ図は二組
のアドレスラインを有し、かつ二端子絶縁デバイスを用
いる、先行技術による様々な８ｉＭの薄膜電子アレイの
代表的なセルをそれぞれ示す概略的３１明図、第３Ａ図
〜第３Ｃ図は三組のアドレスラインを有し、かつ三端子
絶縁デバイスを用いる、先行技術による様々な種類のＪ
膜電子アレイの概略的説明図、第４図は各々しきい値ス
イッチ及びトランジスタを用いる２個のラインドライバ
回路を有する本発明の一具体倒の概略的説明図、第５Ａ
図は第４図の回路のための波形の例を示すタイミングチ
ャート、第５Ｂ図は典型的なしきい値スイッチに特徴的
なＩ−Ｖ曲線の説明図、第６図は各々しきい値スイッチ
及びコンデンサを用いる２個の本発明ラインドライバ回
路の概略的説明図、第７Ａ図は各々しきい値スイッチ及
び非線形デバイス、即ちダイオードを用いる２個の本発
明ラインドライバ回路のＳ２明図、第７Ｂ図及び第７Ｃ
図は第７Ａ図の回路で用いられ得る非線形デバイスの変
形例の説明図、第８図は各々１対のしきい値スイッチを
用いる２個の本発明ラインドライバ回路の説明図、第９
図は各々入力端子に直接接続されたしきい値スイッチを
有する２個の本発明ラインドライバ回路の説明図、第１
０Ａ図はダイオード論理ゲートアレイと該アレイに関連
する、本発明のラインドライバ回路に入力信号を提供す
るのに有用なアドレス入力回路網との概略的説明図、第
１０Ｂ図は第１０Ａ図に関する真理値表、第１０Ｃ図は
第１０Ａ図のダイオードアドレスアレイの、能動抵抗素
子としてトランジスタを用いる変形例の説明図、第１０
Ｄ図は第１０Ａ図のダイオードアドレスアレイの、能動
抵抗素子としてダイオードを用いる更に別の変形例の説
明図、第１１図は第１０八図に関するタイミングチャー
ト、第１２Ａ図は４個のラインドライバ回路を有し、ア
レイ中の導体に交番極性信号を供給するのに有用である
本発明の一具体例の説明図、第１２Ｂ図は第１２Ａ図に
関するタイミングチャート、第１２Ｃ図は第１２Ａ図に
関する別のタイミングチャート、第１３図は第７Ａ図の
ラインドライバ回路を用いる本発明のｍｌ電子メモリア
レイの、一部完成した第一の構造を示す平面図、第１４
図は第１３図の線１４−１４における断面図、第１５図
は第１４図の構造の、製造工程が更に実施された後の状
態を示す断面図、第１６１１は完成構造の平面図、第１
７図は第１６図の線１７−１７における断面図、第１８
図は第４図のラインドライバ回路に対応して形成された
薄膜構造体の部分平面図、第１９Ａ図は第１８図の線１
９Ａ −１９Ａにおける断面図、第１９Ｂ図は第１９Ａ
図の線１９Ｂ−１９Ｂにおける断面図、第２０図は第６
図のラインドライバ回路を含む構造体の部分平面図、第
２１図は第２０図の線２１−２１における断面図、第２
２図は第８図のラインドライバ回路を含む構造体の部分
平面図、第２３図は第２２図のｕＡ２３−２３における
断面図、第２４図は第８図のラインドライバ回路を再構
成したものを示す説明図、第２５図は第２４図のライン
ドライバ回路を具現する薄膜構造体の平面図、第２６図
は第２５図の線２６−２６における断面図、第２７図は
第２５図の線２７−２７における断面図、第２８図は第
１０Ｃ図の集積ダイオード論理ゲートアレイを具現する
薄膜構造体の平面図、第２９図は第２８図の線２９−２
９における断面図、第３０図は第１０Ｄ図のダイオード
論理ゲートアレイを具現する薄膜構造体の部分平面図、
第３１図は第３０１２１の線３１−３１における断面図
、第３２図は同一基板上に集債して形成されたアドレス
指定され得るセルのマトリクスアレイ、ラインドライバ
回路並びにＬＭダイオード論理ゲートアレイを含む本発
明の電子アレイのｉ略的平面図である。 ５０・・・・・・電子アレイ、５２，５４，１２０・・
・・・・アドレスライン、５Ｇ・・・・・・交点、５８
・・・・・・セル、６０・・・・・・絶縁手段、６２・
・・・・・情報保持手段、１２２，１２８・・・・・・
コンデンサ、１２４・・・・・・抵抗器、１２６・・・
・・・接地、１３２，１３４・・・・・・ラインドライ
バ回路、１３６Ｊ４６・・・・・・しきい値スイッチ、
１：’１８，１４８・・・・・・ダイオード、１４０，
１５０・・・・・・電界効果トランジスタ、１４！、１
５ｔ・・・・・・接続点、１４２，１４３，１４４゜１
５２ 、１５３ 、１５４・・・・・・端子、１４５，
１５５・・・・・・導体。 代理人弁理士 中 村 至 代現人弁理士船 山 武 先行板＃ ０■崎 １１術 矩竹ｄ ＠ ｆ−ｒｆ扱く４旦 ’ｔ
ｑＲｑ 生行技司 佑巧暦術 Ｌ■Ｌ ｂ虐笠 手続補正書 １．事件の表示 昭和６２年特許願第２０８０５１号
２、発明の名称 薄膜ラインドライバを有する電子ア
レイ３、補正をする者 事件との関係 特許出願人 名 称 エナージー・コンバージョン・デバイセス
・インコーホレーテッド ５、補正命令の日付 自 発 ６、補正により増加する発明の数 ７、補正の対象 図面 ８、補正の内容 〈１）正式図面を別紙の通り補充する。（内容に変更な
し）７ばＡ ′ 手続補正用 昭和６２年１０月−７日 １、車灯の表示 昭和６２年特許願第２０８０５１号
２、発明の名称 薄膜ラインドライバを有する電子ア
レイ３、補正をする者 事件との関係 特許出願人 名 称 エナージー・コンバージョン・デバイセス
・インコーホレーテッド ４、代 理 人 東京都新宿区新宿１丁目１番１４
号 山田ビル５、補正命令の日付 自 発 ８１ｉ１ｉ正の内容 図面中、第１７図及び第３２図を
別紙の通り補正づる。 蒼４ 辱゛
Claims (23)
- （１）反復アクセスに関して有効に配置された複数個の
場所を含む電子アレイであって、 −前記複数個の場所の少なくとも第一の組と電気的に接
続された第一の導体、及び −少なくとも第一の集積薄膜しきい値切り替えデバイス
を含むラインドライバ手段 を含み、前記第一の集積薄膜しきい値切り替えデバイス
は負性抵抗特性を有し、かつ大抵抗のオフ状態と比較的
小抵抗のオン状態との間で切り替わり得、このしきい値
切り替えデバイスは、該デバイスに印加される電圧がし
きい値を瞬間的に上回る現象を惹起する電気信号である
トリガ事象によつてオフ状態からオン状態に切り替えら
れると、前記第一の導体の電気的状態を第一の定格レベ
ルから第二の定格レベルに変更し、ラインドライバ手段
は、トリガ事象が終了し、前記第二の定格レベルが達成
されると前記しきい値切り替えデバイスがそのオン状態
からオフ状態に自動的に切り替わるようにして電気的に
接続されている電子アレイ。 - （２）しきい値切り替えデバイスが薄膜アモルファス半
導体から成る複数個の互いに離隔した電極と、これらの
電極間に配置されたしきい値切り替え材料とを含み、し
きい値切り替え材料は、該材料に付与される電圧が所与
のしきい値を上回ると２個の電極間に位置する該材料の
少なくとも一部分が大抵抗状態から小抵抗状態に変化し
、かつしきい値切り替えデバイスに関連する最小保持電
流が維持されるかぎり前記小抵抗状態を維持するという
特性を有することを特徴とする特許請求の範囲第１項に
記載の電子アレイ。 - （３）第一の導体の電気的状態が電圧であることを特徴
とする特許請求の範囲第１項に記載の電子アレイ。 - （４）ラインドライバ手段が第一の導体としきい値切り
替えデバイスとの間に電気的に接続された絶縁手段を含
み、この絶縁手段は少なくともしきい値切り替えデバイ
スがオフ状態の時該デバイスと第一の導体との間で少な
くとも一方の方向への電流の流れを阻止することを特徴
とする特許請求の範囲第１項に記載の電子アレイ。 - （５）絶縁手段が整流接合を含むことを特徴とする特許
請求の範囲第４項に記載の電子アレイ。 - （６）ラインドライバ手段がしきい値切り替えデバイス
に関連する薄膜トリガ手段を含み、このトリガ手段は受
信した少なくとも１個の制御信号に応答してしきい値切
り替えデバイスにトリガ事象を供給することを特徴とす
る特許請求の範囲第１項に記載の電子アレイ。 - （７）トリガ手段がトランジスタを含むことを特徴とす
る特許請求の範囲第６項に記載の電子アレイ。 - （８）トリガ手段がコンデンサを含むことを特徴とする
特許請求の範囲第６項に記載の電子アレイ。 - （９）トリガ手段が二端子非線形デバイスであることを
特徴とする特許請求の範囲第６項に記載の電子アレイ。 - （１０）トリガ手段が第二のしきい値切り替えデバイス
を含み、このデバイスは負性抵抗特性を有し、かつ大抵
抗のオフ状態と比較的小抵抗のオン状態との間で切り替
わり得ることを特徴とする特許請求の範囲第６項に記載
の電子アレイ。 - （１１）前記複数個の電極が互いから垂直方向に変位し
て位置し、それによって、しきい値切り替え材料の能動
領域を通る実質的に垂直な導電路を有するしきい値デバ
イスを構成することを特徴とする特許請求の範囲第１項
に記載の電子アレイ。 - （１２）前記第一のレベルから第二のレベルへの変化が
５マイクロ秒より短い時間で生起することを特徴とする
特許請求の範囲第１項に記載の電子アレイ。 - （１３）少なくとも１個の薄膜しきい値切り替えデバイ
スを含む第二のラインドライバ手段を更に含み、前記し
きい値切り替えデバイスは負性抵抗特性を有し、かつ大
抵抗のオフ状態と比較的小抵抗のオン状態との間で切り
替わり得、このデバイスは第二のトリガ事象によつてオ
フ状態からオン状態に切り替えられると第一の導体の電
気的状態を第二のレベルから第一のレベルに戻すことを
特徴とする特許請求の範囲第１項に記載の電子アレイ。 - （１４）第一のレベルが０ボルトより大きい第一の電圧
であり、第二のレベルは０ボルトより小さい第二の電圧
であり、従って第一の切り替え手段と第二の切り替え手
段とが交互に動作することによつて第一の導体に交番極
性が付与されることを特徴とする特許請求の範囲第１３
項に記載の電子アレイ。 - （１５）前記複数個の場所のそれぞれに関連する多数の
セルを更に含み、これらのセルは各々情報保持手段を含
むことを特徴とする特許請求の範囲第１３項に記載の電
子アレイ。 - （１６）多数のセルが各々絶縁デバイスをも含むことを
特徴とする特許請求の範囲第１５項に記載の電子アレイ
。 - （１７）−前記複数個の場所の少なくとも第二の組と電
気的に接続された、第一の導体から離隔して位置する第
二の導体、及び −少なくとも１個のしきい値切り替えデバイスを含む第
二のラインドライバ手段 を更に含み、前記しきい値切り替えデバイスは負性抵抗
特性を有し、かつ大抵抗のオフ状態と比較的小抵抗のオ
ン状態との間で切り替わり得、このデバイスは第二のト
リガ事象によってオフ状態からオン状態に切り替えられ
ると第二の導体の電気的状態を第三の定格レベルから第
四の定格レベルに変更し、第二のラインドライバ手段は
、第二のトリガ事象が終了し、前記第四の定格レベルが
達成されると前記しきい値切り替えデバイスがそのオフ
状態に自動的に切り替わるようにして電気的に接続され
ていることを特徴とする特許請求の範囲第１項に記載の
電子アレイ。 - （１８）場所の第一の組と第二の組とがただ１個の場所
しか共有しないことを特徴とする特許請求の範囲第１７
項に記載の電子アレイ。 - （１９）受信した電気信号の予め選択されたパターンに
応答してしきい値切り替えデバイスにトリガ事象を供給
するアドレス指定回路を更に含むことを特徴とする特許
請求の範囲第１項に記載の電子アレイ。 - （２０）前記複数個の場所に配置された集積光感応素子
電極を更に含み、前記光感応素子への選択的アクセスに
より該素子に入射した光の強度を表す電子信号を発生す
るのに用いられ得ることを特徴とする特許請求の範囲第
１項に記載の電子アレイ。 - （２１）前記複数個の場所に配置された集積画像素子電
極を更に含み、これらの画像素子電極への選択的アクセ
スにより多数の場所の少なくとも幾つかの情報を表示す
るのに用いられ得ることを特徴とする特許請求の範囲第
１項に記載の電子アレイ。 - （２２）前記複数個の場所に配置された、各々電気的に
検出され得る一つの状態から電気的に検出され得る別の
状態に少なくとも１回切り替えられ得る集積記憶素子を
更に含み、これらの素子への選択的アクセスにより多数
の場所において情報を記憶させ、かつ前記多数の場所に
おいて記憶された情報を取り出すのに用いられ得ること
を特徴とする特許請求の範囲第１項に記載の電子アレイ
。 - （２３）−導体の第一の組、 −導体の第一の組から電気的に区別される導体の第二の
組、 −導体の第一の組と第二の組との間において、各々第一
の組の少なくとも１個の導体並びに第二の組の少なくと
も１個の導体と接続された多数のセル、及び −前記セルのうちの２個以上をアクセスする手段を含む
集積電子アレイであって、前記アクセス手段は少なくと
も前記２個以上のセルに接続された少なくとも１個の共
通導体と、この共通導体に電源からの電流を供給して、
前記２個以上のセルの少なくとも１個がアクセスされる
ことを可能にするしきい値回路とを含み、前記しきい値
回路は共通導体に供給される電流の通過するしきい値切
り替えデバイスを含み、このしきい値切り替えデバイス
は、該デバイスを通過して供給される電流が前記少なく
とも１個のセルのアクセスに用いられる特定サイクル時
間より短い所定時間後に最小保持電流より小さい値に減
少されるように構成されている集積電子アレイ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US899442 | 1986-08-22 | ||
| US06/899,442 US4782340A (en) | 1986-08-22 | 1986-08-22 | Electronic arrays having thin film line drivers |
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| Publication Number | Publication Date |
|---|---|
| JPS6387765A true JPS6387765A (ja) | 1988-04-19 |
Family
ID=25410983
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62208051A Pending JPS6387765A (ja) | 1986-08-22 | 1987-08-21 | 薄膜ラインドライバを有する電子アレイ |
Country Status (4)
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|---|---|
| US (1) | US4782340A (ja) |
| EP (1) | EP0257926A3 (ja) |
| JP (1) | JPS6387765A (ja) |
| CA (1) | CA1329239C (ja) |
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