JPH0219497B2 - - Google Patents
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- JPH0219497B2 JPH0219497B2 JP58160028A JP16002883A JPH0219497B2 JP H0219497 B2 JPH0219497 B2 JP H0219497B2 JP 58160028 A JP58160028 A JP 58160028A JP 16002883 A JP16002883 A JP 16002883A JP H0219497 B2 JPH0219497 B2 JP H0219497B2
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- buffer
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/122—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware performs an I/O function other than control of data transfer
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
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Description
【発明の詳細な説明】
(1) 発明の属する技術分野の説明
本発明は、データ処理装置に於ける入出力処理
装置に関し、特に装置検査時のデータ転送方式に
関するものである。
装置に関し、特に装置検査時のデータ転送方式に
関するものである。
(2) 従来技術の説明
従来、入出力処理装置の検査をする場合には、
入出力装置、システム制御装置、主記憶装置、演
算処理装置等システム全てを使用してＩ／Ｏ命令
及びデータ転送等の入出力処理装置の検査を行な
つてきた。特に、データ転送系の検査を行う場合
には、入出力装置、システム制御装置、主記憶装
置等を使用しないとデータの入出力動作の検査は
出来なかつた。
入出力装置、システム制御装置、主記憶装置、演
算処理装置等システム全てを使用してＩ／Ｏ命令
及びデータ転送等の入出力処理装置の検査を行な
つてきた。特に、データ転送系の検査を行う場合
には、入出力装置、システム制御装置、主記憶装
置等を使用しないとデータの入出力動作の検査は
出来なかつた。
したがつて、入出力装置、システム制御装置あ
るいは主記憶装置が故障等により使用出来ない
か、あるいは増設による単体検査等の様に上記装
置が全てそろつていないと、データ転送系の検査
が出来ないという欠点があつた。
るいは主記憶装置が故障等により使用出来ない
か、あるいは増設による単体検査等の様に上記装
置が全てそろつていないと、データ転送系の検査
が出来ないという欠点があつた。
又、単体検査を行なうにしてもマイクロプログ
ラムによつて読み書き出来るレジスタのアクセス
に終始し、チヤネルを含めたデータ転送制御系の
検査が出来ないという欠点もあつた。
ラムによつて読み書き出来るレジスタのアクセス
に終始し、チヤネルを含めたデータ転送制御系の
検査が出来ないという欠点もあつた。
(3) 発明の目的の説明
本発明は従来の技術に内在する上記諸欠点を解
消する為になされたものであり、従つて本発明の
目的は、主記憶装置からのデータを一時保持する
第１のバツフアと、入出力装置からの入出力デー
タをチヤネル内で一時保持する第２のバツフアで
のデータ折返しモードを設定する第１、第２の折
返しモードフラグをもうけることにより、主記憶
装置、システム制御装置及び入出力装置がなくと
も入出力処理装置内の第１、第２のバツフアを使
用してデータ転送が出来る様にした新規な入出力
処理装置を提供することにある。
消する為になされたものであり、従つて本発明の
目的は、主記憶装置からのデータを一時保持する
第１のバツフアと、入出力装置からの入出力デー
タをチヤネル内で一時保持する第２のバツフアで
のデータ折返しモードを設定する第１、第２の折
返しモードフラグをもうけることにより、主記憶
装置、システム制御装置及び入出力装置がなくと
も入出力処理装置内の第１、第２のバツフアを使
用してデータ転送が出来る様にした新規な入出力
処理装置を提供することにある。
(4) 発明の構成
上記目的を達成する為に、主記憶装置からのデ
ータを一時保持する入出力処理装置内メモリアク
セス部の第１のバツフアと、入出力装置からの入
出力データをチヤネル内で一時保持する第２のバ
ツフアとを有し、複数の入出力装置と主記憶装置
間とのデータ転送を制御している入出力処理装置
であつて、前記第１のバツフアでのデータ折返し
モードを設定する第１の折返しモードフラグと、
チヤネルでの第２のバツフアの折返しモードを設
定する第２の折返しモードフラグと、前記主記憶
装置への書込みデータを前記第１のバツフアに書
込む回路と、前記主記憶装置からのデータの読出
し要求には前記第１のバツフアからデータを読出
し送出する回路とを具備して構成され、前記第
１、第２の折返しモードフラグ設定時にはデータ
転送は入出力処理装置内の前記第１、第２のバツ
フアを使用して行なうことを特徴とする。
ータを一時保持する入出力処理装置内メモリアク
セス部の第１のバツフアと、入出力装置からの入
出力データをチヤネル内で一時保持する第２のバ
ツフアとを有し、複数の入出力装置と主記憶装置
間とのデータ転送を制御している入出力処理装置
であつて、前記第１のバツフアでのデータ折返し
モードを設定する第１の折返しモードフラグと、
チヤネルでの第２のバツフアの折返しモードを設
定する第２の折返しモードフラグと、前記主記憶
装置への書込みデータを前記第１のバツフアに書
込む回路と、前記主記憶装置からのデータの読出
し要求には前記第１のバツフアからデータを読出
し送出する回路とを具備して構成され、前記第
１、第２の折返しモードフラグ設定時にはデータ
転送は入出力処理装置内の前記第１、第２のバツ
フアを使用して行なうことを特徴とする。
(5) 発明の実施例の説明
次に本発明をその好ましい一実施例について図
面を参照して詳細に説明する。
面を参照して詳細に説明する。
第１図は本発明の一実施例を示すブロツク構成
図である。第１図において、システム制御装置２
は、信号線２０，２１，２２により主記憶装置
１、入出力処理装置３、演算処理装置４と接続さ
れ、入出力処理装置３と演算処理装置４からの主
記憶装置１への要求の交通整理を行なつている。
又、入出力処理装置３は入出力装置４1〜４oと
Ｉ／Ｏインタフエース２９1〜２９oにより接続さ
れ、主記憶装置１と入出力装置４1〜４oのデータ
転送等の制御を行なつている。
図である。第１図において、システム制御装置２
は、信号線２０，２１，２２により主記憶装置
１、入出力処理装置３、演算処理装置４と接続さ
れ、入出力処理装置３と演算処理装置４からの主
記憶装置１への要求の交通整理を行なつている。
又、入出力処理装置３は入出力装置４1〜４oと
Ｉ／Ｏインタフエース２９1〜２９oにより接続さ
れ、主記憶装置１と入出力装置４1〜４oのデータ
転送等の制御を行なつている。
入出力処理装置３の構成を説明すると、入出力
処理装置３は、システム制御装置２と信号線２１
により接続されチヤネル制御部１１とデータ転送
制御部１２からの主記憶装置１へのデータ転送要
求を制御するメモリアクセス部１０と、Ｉ／Ｏ命
令の実行等をマイクロ命令により制御するチヤネ
ル制御部１１と、データ転送を制御するデータ転
送制御部１２と、データ転送の優先順位を決める
チヤネル選択部１３とチヤネル１４1〜１４oより
成り、各々は信号線２３，２４，２５，２６，２
７，２８1〜２８oにより接続されている。
処理装置３は、システム制御装置２と信号線２１
により接続されチヤネル制御部１１とデータ転送
制御部１２からの主記憶装置１へのデータ転送要
求を制御するメモリアクセス部１０と、Ｉ／Ｏ命
令の実行等をマイクロ命令により制御するチヤネ
ル制御部１１と、データ転送を制御するデータ転
送制御部１２と、データ転送の優先順位を決める
チヤネル選択部１３とチヤネル１４1〜１４oより
成り、各々は信号線２３，２４，２５，２６，２
７，２８1〜２８oにより接続されている。
通常の入出力動作は、演算処理装置４により起
動がかけられ、チヤネル制御部１１により入出力
命令実行の為の制御情報が主記憶装置１よりもつ
てこられ、本制御情報をデータ転送制御部１２と
チヤネル１４1〜１４oに設定することにより、入
出力装置４1〜４oからあるいは入出力装置４1〜
４oへのデータ転送は、チヤネル１４1〜１４o、
チヤネル選択部１３、データ転送制御部１２、メ
モリアクセス部１０を通して主記憶装置１との間
で行なわれる。
動がかけられ、チヤネル制御部１１により入出力
命令実行の為の制御情報が主記憶装置１よりもつ
てこられ、本制御情報をデータ転送制御部１２と
チヤネル１４1〜１４oに設定することにより、入
出力装置４1〜４oからあるいは入出力装置４1〜
４oへのデータ転送は、チヤネル１４1〜１４o、
チヤネル選択部１３、データ転送制御部１２、メ
モリアクセス部１０を通して主記憶装置１との間
で行なわれる。
ここで本発明による一実施例の要部であるメモ
リアクセス部、チヤネルの詳細を示す第２図、第
３図をもちいて詳細に説明する。
リアクセス部、チヤネルの詳細を示す第２図、第
３図をもちいて詳細に説明する。
第２図は主記憶装置１からのデータを一時保持
する第１のバツフアを持つメモリアクセス部１０
でのデータ折返しフラグの一実施例を示すブロツ
ク図であり、第３図は入出力装置のデータを一時
保持する第２のバツフアを有するチヤネル１４1
〜１４oでのデータ折返しフラグを使用した一実
施例を示すブロツク図である。メモリアクセス部
１０は、チヤネル制御部１１及びデータ転送制御
部１２からの書込みデータ６２，６３、リクエス
ト及びリクエスト情報７２，７３及び折返しモー
ド設定信号線７１又はチヤネル制御部１１及びデ
ータ転送制御部１２への読出しデータ６５，６６
及びリプライ信号７４，７５により接続されてい
る。又、メモリアクセス部１０の対システム制御
装置２とは、書込データ５７、読出しデータ５
８、リクエスト信号５９、リプライ信号６０によ
り接続され、入出力処理装置３とのデータ転送を
行なつている。メモリアクセス部１０ではチヤネ
ル制御部１１及びデータ転送制御部１２からのデ
ータはセレクタ５１により選択され、信号線６１
により書込データレジスタ５０に設定され、出力
信号５７によりシステム制御装置２に送出され
る。又、信号線５７はシステム制御装置２からの
読出しデータ５８と一緒にセレクタ５２に入力さ
れ、出力信号６４としてデータ一時保持用のバツ
フア５３に入力されて保持される。本バツフア５
３の出力信号６５，６６はチヤネル制御部１１及
びデータ転送制御部１２に読出しデータとして送
られる。書込データ６２，６３の選択はチヤネル
制御部１１及びデータ転送制御部１２からのリク
エスト信号及びリクエスト情報７２，７３により
受付制御回路５５によつて行なわれている。読出
しデータのセレクタ５２は通常システム制御装置
２からの読出しデータを選択していてデータ折返
しモードフラグ信号７１の受付フリツプフロツプ
５４の出力信号６７により切換えられている。
又、出力信号６７は受付制御回路５５に入力され
ている。
する第１のバツフアを持つメモリアクセス部１０
でのデータ折返しフラグの一実施例を示すブロツ
ク図であり、第３図は入出力装置のデータを一時
保持する第２のバツフアを有するチヤネル１４1
〜１４oでのデータ折返しフラグを使用した一実
施例を示すブロツク図である。メモリアクセス部
１０は、チヤネル制御部１１及びデータ転送制御
部１２からの書込みデータ６２，６３、リクエス
ト及びリクエスト情報７２，７３及び折返しモー
ド設定信号線７１又はチヤネル制御部１１及びデ
ータ転送制御部１２への読出しデータ６５，６６
及びリプライ信号７４，７５により接続されてい
る。又、メモリアクセス部１０の対システム制御
装置２とは、書込データ５７、読出しデータ５
８、リクエスト信号５９、リプライ信号６０によ
り接続され、入出力処理装置３とのデータ転送を
行なつている。メモリアクセス部１０ではチヤネ
ル制御部１１及びデータ転送制御部１２からのデ
ータはセレクタ５１により選択され、信号線６１
により書込データレジスタ５０に設定され、出力
信号５７によりシステム制御装置２に送出され
る。又、信号線５７はシステム制御装置２からの
読出しデータ５８と一緒にセレクタ５２に入力さ
れ、出力信号６４としてデータ一時保持用のバツ
フア５３に入力されて保持される。本バツフア５
３の出力信号６５，６６はチヤネル制御部１１及
びデータ転送制御部１２に読出しデータとして送
られる。書込データ６２，６３の選択はチヤネル
制御部１１及びデータ転送制御部１２からのリク
エスト信号及びリクエスト情報７２，７３により
受付制御回路５５によつて行なわれている。読出
しデータのセレクタ５２は通常システム制御装置
２からの読出しデータを選択していてデータ折返
しモードフラグ信号７１の受付フリツプフロツプ
５４の出力信号６７により切換えられている。
又、出力信号６７は受付制御回路５５に入力され
ている。
受付フリツプフロツプ５４の一方の出力信号６
８はAND回路５７′に受付制御回路５５からの要
求信号７０と共に入力され、システム制御装置２
へのリクエスト信号５９を作つている。又受付制
御回路５５は、リプライ制御回路５６と信号線７
６により接続され、バツフアの書込及び読出しア
ドレス６９を作つている。又システム制御装置２
からのリプライ信号６０はリプライ制御回路５６
に入力され、チヤネル制御部１１、データ転送制
御部１２へのリプライ信号７４，７５を発生させ
ている。
８はAND回路５７′に受付制御回路５５からの要
求信号７０と共に入力され、システム制御装置２
へのリクエスト信号５９を作つている。又受付制
御回路５５は、リプライ制御回路５６と信号線７
６により接続され、バツフアの書込及び読出しア
ドレス６９を作つている。又システム制御装置２
からのリプライ信号６０はリプライ制御回路５６
に入力され、チヤネル制御部１１、データ転送制
御部１２へのリプライ信号７４，７５を発生させ
ている。
第３図において、チヤネル１４1〜１４oはチヤ
ネル選択部１３と信号線１０９，１１０，１１１
によつて接続され、データの入出力動作を行なつ
ている。又入出力装置とはドライバ１０６、レシ
ーバ１０７を通しＩ／Ｏインタフエース１１４と
接続されている。信号線１０９はセレクタ１０８
に入力され出力信号１２０と共に入出力バツフア
１００に入力されている。バツフアの出力信号１
１０は入力動作の時には主記憶装置１への書込デ
ータ１１０としてチヤネル選択部１３へ送出さ
れ、出力動作の時には入出力装置への書込みデー
タの為セレクタ１０２に入力され、出力信号１１
２はデータ出力レジスタ１０４に入力される。出
力レジスタ１０４の出力信号１１３はドライバ１
０６に入力され、入出力装置に出力される。又一
方、出力信号１１３はセレクタ１２１に入力され
ている。もう一方の入力データはレシーバ１０７
の出力信号１１５であり、セレクタ出力信号１１
６を発生する。信号１１６は入力データレジスタ
１０５に入力され出力信号１１７を発生する。信
号１１７はセレクタ１０８に入力され出力信号１
２０は入力データとしてバツフアに保持される。
又チヤネル制御回路１０１はチヤネル選択部１３
と信号線１１１により接続され、情報の交換をし
たりチヤネル内の入出力の制御を行なう。チヤネ
ル制御回路１０１からのチヤネル折返しモードフ
ラグセツト信号１１８は折返しモードフラグレジ
スタ１０３をセツトする。本レジスタ１０３の出
力信号１１９はセレクタ１２１のセレクト信号と
して使用され、出力レジスタ１０４の出力信号１
１３を選択している。入力動作の場合には、本出
力レジスタ１０４の出力データ１１３が入力デー
タとしてあつかわれ、入力データレジスタ１０５
に入力され、入力データとしてバツフア１００に
保持され入力データとしてバツフア出力信号１１
０によつてチヤネル選択部１３、データ転送制御
部１２を通してメモリアクセス部１０迄送られ
る。
ネル選択部１３と信号線１０９，１１０，１１１
によつて接続され、データの入出力動作を行なつ
ている。又入出力装置とはドライバ１０６、レシ
ーバ１０７を通しＩ／Ｏインタフエース１１４と
接続されている。信号線１０９はセレクタ１０８
に入力され出力信号１２０と共に入出力バツフア
１００に入力されている。バツフアの出力信号１
１０は入力動作の時には主記憶装置１への書込デ
ータ１１０としてチヤネル選択部１３へ送出さ
れ、出力動作の時には入出力装置への書込みデー
タの為セレクタ１０２に入力され、出力信号１１
２はデータ出力レジスタ１０４に入力される。出
力レジスタ１０４の出力信号１１３はドライバ１
０６に入力され、入出力装置に出力される。又一
方、出力信号１１３はセレクタ１２１に入力され
ている。もう一方の入力データはレシーバ１０７
の出力信号１１５であり、セレクタ出力信号１１
６を発生する。信号１１６は入力データレジスタ
１０５に入力され出力信号１１７を発生する。信
号１１７はセレクタ１０８に入力され出力信号１
２０は入力データとしてバツフアに保持される。
又チヤネル制御回路１０１はチヤネル選択部１３
と信号線１１１により接続され、情報の交換をし
たりチヤネル内の入出力の制御を行なう。チヤネ
ル制御回路１０１からのチヤネル折返しモードフ
ラグセツト信号１１８は折返しモードフラグレジ
スタ１０３をセツトする。本レジスタ１０３の出
力信号１１９はセレクタ１２１のセレクト信号と
して使用され、出力レジスタ１０４の出力信号１
１３を選択している。入力動作の場合には、本出
力レジスタ１０４の出力データ１１３が入力デー
タとしてあつかわれ、入力データレジスタ１０５
に入力され、入力データとしてバツフア１００に
保持され入力データとしてバツフア出力信号１１
０によつてチヤネル選択部１３、データ転送制御
部１２を通してメモリアクセス部１０迄送られ
る。
ここで本発明の特徴である第１、第２の折返し
モードフラグレジスタ５４，１０３に論理値
“１”のデータを設定し、入出力処理装置内でデ
ータ転送系の検査をする場合の例についてのべ
る。第１、第２の折返しモードフラグレジスタへ
の設定方法にはマイクロ命令や、スイツチ及びレ
ジスタシフトによつて設定する方法等がある。出
力転送の場合には、メモリアクセス部１０のバツ
フア５３にマイクロ命令でデータを設定しておい
て、データ転送制御部１２、及びチヤネル１４1
〜１４oにチヤネル制御部１１からマイクロ命令
で転送に必要な情報を設定し起動をかけると、チ
ヤネル１４1〜１４oの制御回路１０１からデータ
要求が信号１１１により要求される。データ転送
制御部１２は本要求を受けてメモリアクセス部１
０にリクエスト信号と主記憶読出し要求情報７３
を送出してくる。メモリアクセス部１０は、折返
しモードフラグレジスタ５４が論理値“１”に設
定されない場合には通常システム制御装置２に対
する要求信号５９を論理値“１”にするが、折返
しモードフラグレジスタ５４が論理値“１”に設
定される場合には要求信号５９はレジスタ５４の
出力信号６８により論理値“０”になり、バツフ
ア５３からデータ６６をデータ転送制御部１２に
送出すると共に信号７６によりリプライ制御回路
５６でリプライ信号７５を作成しデータ転送制御
部１２に送られ、チヤネル選択部１３を通つてチ
ヤネル１４1〜１４oにデータ線１０９を通して送
られる。データ１０９はセレクタ１０８により選
択され出力信号１２０と共にバツフア１００に入
力される。本動作をチヤネルのバツフアが一杯に
なる迄つづけられる。出力動作が正常に終了した
かどうかは、チヤネルバツフアを直接マイクロ命
令によつて読んで比較するか、あるいはメモリア
クセス部１０のバツフアに出力でデータ転送した
以外のデータを設定してデータ転送制御部１２及
びチヤネル１４1〜１４oに入力動作をするに必要
な情報を与えることにより、バツフア１００内に
保持されたデータが出力データレジスタ１０４に
セツトされ、セレクタ１２１により選択されて入
力データとして入力データレジスタ１０５にセツ
トされ、入力データ１１７としてセレクタ１０８
を通し、入力データとしてバツフア１００に保持
される。本動作をくり返し、バツフア１００に入
力データがたまり主記憶装置に送出出来ることを
チヤネル制御回路が判断すると、チヤネル選択部
１３に対して要求信号１１１と入力データ１１０
を送出する。データ転送制御部１２は本データと
要求を受け付けるとメモリアクセス部１０に対し
て書込データ６３と要求信号と主記憶書込み要求
情報７３を送出してくる。書込データ６３はセレ
クタ５１で選択され書込データレジスタ５０にセ
ツトされる。セツトされたデータ５７は折返しモ
ードフラグが論理値“１”に設定されている為
に、セレクタ５２により選択されバツフア５３の
入力データ６４としてバツフア５３に与えられ
る。
モードフラグレジスタ５４，１０３に論理値
“１”のデータを設定し、入出力処理装置内でデ
ータ転送系の検査をする場合の例についてのべ
る。第１、第２の折返しモードフラグレジスタへ
の設定方法にはマイクロ命令や、スイツチ及びレ
ジスタシフトによつて設定する方法等がある。出
力転送の場合には、メモリアクセス部１０のバツ
フア５３にマイクロ命令でデータを設定しておい
て、データ転送制御部１２、及びチヤネル１４1
〜１４oにチヤネル制御部１１からマイクロ命令
で転送に必要な情報を設定し起動をかけると、チ
ヤネル１４1〜１４oの制御回路１０１からデータ
要求が信号１１１により要求される。データ転送
制御部１２は本要求を受けてメモリアクセス部１
０にリクエスト信号と主記憶読出し要求情報７３
を送出してくる。メモリアクセス部１０は、折返
しモードフラグレジスタ５４が論理値“１”に設
定されない場合には通常システム制御装置２に対
する要求信号５９を論理値“１”にするが、折返
しモードフラグレジスタ５４が論理値“１”に設
定される場合には要求信号５９はレジスタ５４の
出力信号６８により論理値“０”になり、バツフ
ア５３からデータ６６をデータ転送制御部１２に
送出すると共に信号７６によりリプライ制御回路
５６でリプライ信号７５を作成しデータ転送制御
部１２に送られ、チヤネル選択部１３を通つてチ
ヤネル１４1〜１４oにデータ線１０９を通して送
られる。データ１０９はセレクタ１０８により選
択され出力信号１２０と共にバツフア１００に入
力される。本動作をチヤネルのバツフアが一杯に
なる迄つづけられる。出力動作が正常に終了した
かどうかは、チヤネルバツフアを直接マイクロ命
令によつて読んで比較するか、あるいはメモリア
クセス部１０のバツフアに出力でデータ転送した
以外のデータを設定してデータ転送制御部１２及
びチヤネル１４1〜１４oに入力動作をするに必要
な情報を与えることにより、バツフア１００内に
保持されたデータが出力データレジスタ１０４に
セツトされ、セレクタ１２１により選択されて入
力データとして入力データレジスタ１０５にセツ
トされ、入力データ１１７としてセレクタ１０８
を通し、入力データとしてバツフア１００に保持
される。本動作をくり返し、バツフア１００に入
力データがたまり主記憶装置に送出出来ることを
チヤネル制御回路が判断すると、チヤネル選択部
１３に対して要求信号１１１と入力データ１１０
を送出する。データ転送制御部１２は本データと
要求を受け付けるとメモリアクセス部１０に対し
て書込データ６３と要求信号と主記憶書込み要求
情報７３を送出してくる。書込データ６３はセレ
クタ５１で選択され書込データレジスタ５０にセ
ツトされる。セツトされたデータ５７は折返しモ
ードフラグが論理値“１”に設定されている為
に、セレクタ５２により選択されバツフア５３の
入力データ６４としてバツフア５３に与えられ
る。
一方、受付制御回路５５は論理値“１”の折返
しモードフラグが入力されている為に、バツフア
への書込有効信号と発生しデータ６４をバツフア
５３に書込む。又、受付制御回路５５からの信号
７６によりリプライ制御回路５６によりリプライ
信号７５を論理値“１”にしてデータ転送制御部
に返す。又受付制御回路５５はバツフア書込みア
ドレス６９を更新する。この様にチヤネルのデー
タバツフアが空になる迄チヤネルのバツフア１０
０から、メモリアクセス部１０のバツフア５３に
データが転送される。本設定されたデータをマイ
クロプログラム命令に読み出してチヤネル制御部
１１で比較することによりデータ転送の正常性が
確認出来る。
しモードフラグが入力されている為に、バツフア
への書込有効信号と発生しデータ６４をバツフア
５３に書込む。又、受付制御回路５５からの信号
７６によりリプライ制御回路５６によりリプライ
信号７５を論理値“１”にしてデータ転送制御部
に返す。又受付制御回路５５はバツフア書込みア
ドレス６９を更新する。この様にチヤネルのデー
タバツフアが空になる迄チヤネルのバツフア１０
０から、メモリアクセス部１０のバツフア５３に
データが転送される。本設定されたデータをマイ
クロプログラム命令に読み出してチヤネル制御部
１１で比較することによりデータ転送の正常性が
確認出来る。
この様に第１、第２の折返しモードフラグをも
うけることにより、入出力処理装置内のバツフア
を使用してデータの入出力データ転送が実現出来
る。又、出力データレジスタ１０４のデータのみ
を入力データとしてセレクタ１２１を通して入力
データレジスタ１０５に設定し、バツフア１００
に書込む動作をくり返すことにより同一データの
入力データ転送をさせることもできる。
うけることにより、入出力処理装置内のバツフア
を使用してデータの入出力データ転送が実現出来
る。又、出力データレジスタ１０４のデータのみ
を入力データとしてセレクタ１２１を通して入力
データレジスタ１０５に設定し、バツフア１００
に書込む動作をくり返すことにより同一データの
入力データ転送をさせることもできる。
(6) 発明の効果の説明
本発明によれば、以上説明したように、第１、
第２の折返しモードフラグをもうける様に構成す
ることにより、入出力装置、システム制御装置、
主記憶装置がなくても入出力処理装置内でデータ
の入出力転送系の正常性の検査が出来るという効
果が生ずる。
第２の折返しモードフラグをもうける様に構成す
ることにより、入出力装置、システム制御装置、
主記憶装置がなくても入出力処理装置内でデータ
の入出力転送系の正常性の検査が出来るという効
果が生ずる。
第１図は本発明の一実施例を示すシステム構成
と入出力処理装置内のブロツク図、第２図は第１
図に示したメモリアクセス部の一実施例のブロツ
ク構成図、第３図は第１図に示したチヤネルの一
実施例を示すブロツク構成図である。 １……主記憶装置、２……システム制御装置、
４……演算処理装置、３……入出力処理装置、１
０……メモリアクセス部、１１……チヤネル制御
部、１２……データ転送制御部、１３……チヤネ
ル選択部、１４1〜１４o……チヤネル、４1〜４o
……入出力装置、５１，５２，１０８，１０２，
１２１……セレクタ、５０……書込データレジス
タ、５３，１００……バツフア、５４，１０３…
…第１、第２の折返しモードフラグレジスタ、５
５……受付制御回路、５６……リプライ制御回
路、５７′……AND回路、１０１……チヤネル制
御回路、１０４……出力データレジスタ、１０５
……入力データレジスタ、１０６……ドライバ、
１０７……レシーバ。
と入出力処理装置内のブロツク図、第２図は第１
図に示したメモリアクセス部の一実施例のブロツ
ク構成図、第３図は第１図に示したチヤネルの一
実施例を示すブロツク構成図である。 １……主記憶装置、２……システム制御装置、
４……演算処理装置、３……入出力処理装置、１
０……メモリアクセス部、１１……チヤネル制御
部、１２……データ転送制御部、１３……チヤネ
ル選択部、１４1〜１４o……チヤネル、４1〜４o
……入出力装置、５１，５２，１０８，１０２，
１２１……セレクタ、５０……書込データレジス
タ、５３，１００……バツフア、５４，１０３…
…第１、第２の折返しモードフラグレジスタ、５
５……受付制御回路、５６……リプライ制御回
路、５７′……AND回路、１０１……チヤネル制
御回路、１０４……出力データレジスタ、１０５
……入力データレジスタ、１０６……ドライバ、
１０７……レシーバ。
Claims (1)
- １ 主記憶装置からのデータを一時保持する入出
力処理装置内メモリアクセス部の第１のバツフア
と入出力装置からの入出力データをチヤネル内で
一時保持する第２のバツフアを有し、複数の入出
力装置と前記主記憶装置間とのデータ転送を制御
する入出力処理装置であつて、前記第１のバツフ
アでのデータ折返しモードを設定する第１の折返
しモードフラグと、前記チヤネルでの前記第２の
バツフアの折返しモードを設定する第２の折返し
モードフラグと、前記主記憶装置への書込みデー
タを前記第１のバツフアに書込む回路と、前記主
記憶装置からのデータの読出し要求には前記第１
のバツフアからデータを読出して送出する回路と
を有し、前記第１、第２の折返しモードフラグ設
定時に、出力データ転送の場合にはメモリアクセ
ス部の前記第１のバツフアのデータを主記憶装置
からの出力データとして使用しチヤネル内の前記
第２のバツフアへ、また入力データ転送の場合に
はチヤネル内の前記第２のバツフアのデータを入
力データとして使用しメモリアクセス内の前記第
１のバツフアへ転送することを特徴とする入出力
処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58160028A JPS6051963A (ja) | 1983-08-30 | 1983-08-30 | 入出力処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58160028A JPS6051963A (ja) | 1983-08-30 | 1983-08-30 | 入出力処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6051963A JPS6051963A (ja) | 1985-03-23 |
| JPH0219497B2 true JPH0219497B2 (ja) | 1990-05-02 |
Family
ID=15706393
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58160028A Granted JPS6051963A (ja) | 1983-08-30 | 1983-08-30 | 入出力処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6051963A (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5433820B2 (ja) * | 1973-12-29 | 1979-10-23 | ||
| JPS54139438A (en) * | 1978-04-21 | 1979-10-29 | Toshiba Corp | Input terminal control unit |
-
1983
- 1983-08-30 JP JP58160028A patent/JPS6051963A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6051963A (ja) | 1985-03-23 |
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