JPS6395366A - テストデ−タメモリ - Google Patents
テストデ−タメモリInfo
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- JPS6395366A JPS6395366A JP61239196A JP23919686A JPS6395366A JP S6395366 A JPS6395366 A JP S6395366A JP 61239196 A JP61239196 A JP 61239196A JP 23919686 A JP23919686 A JP 23919686A JP S6395366 A JPS6395366 A JP S6395366A
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- JP
- Japan
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- memory
- data
- test data
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- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野〕
本発明は、製造したＬＳＩの動作の良否をテストするＬ
ＳＩテスト装置に関し、特にその内のテストデータメモ
リに関するものである。
ＳＩテスト装置に関し、特にその内のテストデータメモ
リに関するものである。
第４１／は従来のＬＳＩテスタの概念図であり、本発明
の説明に必要となる部分のみを示す〔例えば、タケダ理
研工業（現社名アトパンテスト）発行の“ＴＥＣＩＩＮ
ＩＣＡＬ ＲＥＰＯＲＴ” Ｎｏ、１２ １９７７年８
月のｐ３７〜Ｐ３９に記載〕。
の説明に必要となる部分のみを示す〔例えば、タケダ理
研工業（現社名アトパンテスト）発行の“ＴＥＣＩＩＮ
ＩＣＡＬ ＲＥＰＯＲＴ” Ｎｏ、１２ １９７７年８
月のｐ３７〜Ｐ３９に記載〕。
第４図において、被テス１−デバイス１ （以下ＤＵＴ
と略記する）は、ＬＳＩテスタ２からのテスト入力信号
に応動し、内部機能・性能に応じて所定の出力信号をＬ
ＳＩテスタ２に出力する。
と略記する）は、ＬＳＩテスタ２からのテスト入力信号
に応動し、内部機能・性能に応じて所定の出力信号をＬ
ＳＩテスタ２に出力する。
ＬＳＩテスタ２は、比較回路３，４を用いてＤＵＴＩの
応動結果（図中の■）を所定の２つの比較レベルと比較
し、更に比較結果を所定のタイミングのストローブ信号
でフリップフロップ回路５．６に取り込む。
応動結果（図中の■）を所定の２つの比較レベルと比較
し、更に比較結果を所定のタイミングのストローブ信号
でフリップフロップ回路５．６に取り込む。
フリップフロップ回路５．６の出力（テストの結果、す
なわちテストデータであり、図中■−１、■−２で示す
）は、クロック信号に同期してテストデータメモリ７に
順次格納される。
なわちテストデータであり、図中■−１、■−２で示す
）は、クロック信号に同期してテストデータメモリ７に
順次格納される。
第５図は、上記のＤＵＴの出力波形■とテストデータ■
との関係を示したものであり、図示の例では、ストロー
ブ信号が入力されたタイミングにおけるＤＵＴ出力波形
■のレベルが、比較レベル１および比較レベル２より高
い場合、比較レベル１と比較レベル２との中間にある場
合、比較レベル１および比較レベル２より低い場合の３
種の場合に応じて、それぞれテストデータ（■−１、■
−２）がＩＩ ＯＩ ＩＩ、１１１１ ＩＩ、１１１０
ＩＩの状態（レベル）になることを示している。
との関係を示したものであり、図示の例では、ストロー
ブ信号が入力されたタイミングにおけるＤＵＴ出力波形
■のレベルが、比較レベル１および比較レベル２より高
い場合、比較レベル１と比較レベル２との中間にある場
合、比較レベル１および比較レベル２より低い場合の３
種の場合に応じて、それぞれテストデータ（■−１、■
−２）がＩＩ ＯＩ ＩＩ、１１１１ ＩＩ、１１１０
ＩＩの状態（レベル）になることを示している。
本発明は上記の構成のうち、テストデータメモリ７に関
するものであるから、以下、従来のテストデータメモリ
について説明する。
するものであるから、以下、従来のテストデータメモリ
について説明する。
第６図は、従来のテストデータメモリの構成の一例図で
ある。
ある。
第６図に示すごとく、従来のテストデータメモＩＪ ７
は、基本的にはテストデータを格納するメモリ部９と、
テストデータと共にクロック信号に応じて発生するアド
レス４８号をメモリ部９に供給する機能を持つメモリコ
ントロール部１０とから構成されている。そしてテスト
データとクロック信号とがテストデータメモリ７に入力
されると、メモリコントロール部１０はクロック信号に
よってアドレス信号を発生し、テストデータと共にアド
レス信号をメモリ部９に供給する動作をし、テスト中、
順次テストデータをメモリ部９に書き込む。
は、基本的にはテストデータを格納するメモリ部９と、
テストデータと共にクロック信号に応じて発生するアド
レス４８号をメモリ部９に供給する機能を持つメモリコ
ントロール部１０とから構成されている。そしてテスト
データとクロック信号とがテストデータメモリ７に入力
されると、メモリコントロール部１０はクロック信号に
よってアドレス信号を発生し、テストデータと共にアド
レス信号をメモリ部９に供給する動作をし、テスト中、
順次テストデータをメモリ部９に書き込む。
また、テストデータを期待値データと比較してテストの
良否判定を行なうには、テスト終了後に、外部回路（図
中のＣＰＵ８）により、メモリコントロール回路１０を
介してメモリ部９の内容を読出し、ＣＰＵ８の主メモリ
１１上にテストデータを移した後に、ｃｐｕｓによるソ
フトウェア処理によって期待値データとの論理演算を実
行し、良否判定を行なうものである。
良否判定を行なうには、テスト終了後に、外部回路（図
中のＣＰＵ８）により、メモリコントロール回路１０を
介してメモリ部９の内容を読出し、ＣＰＵ８の主メモリ
１１上にテストデータを移した後に、ｃｐｕｓによるソ
フトウェア処理によって期待値データとの論理演算を実
行し、良否判定を行なうものである。
上記のごとく、従来、テストデータと期待値データとの
論理演算を行うには、まずテストデータメモリ７内のテ
ストデータを外部回路に転送し、予め主メモリ１１内に
格納しておいた期待値データとソフトワエアによって個
々に論理演算を実行するという手順が必要であった。こ
のためにテストデータ飛が多い場合には、データ転送お
よび論理演算に多くの時間がかかり、一連のテスト実行
時間当たりに占めるデータ転送時間やデータ間比較時間
の比率が大きくなるため、効率的なテストを行なうのが
困難であるという問題があった。
論理演算を行うには、まずテストデータメモリ７内のテ
ストデータを外部回路に転送し、予め主メモリ１１内に
格納しておいた期待値データとソフトワエアによって個
々に論理演算を実行するという手順が必要であった。こ
のためにテストデータ飛が多い場合には、データ転送お
よび論理演算に多くの時間がかかり、一連のテスト実行
時間当たりに占めるデータ転送時間やデータ間比較時間
の比率が大きくなるため、効率的なテストを行なうのが
困難であるという問題があった。
例えば、テストデータ量を１００ｋｂｉｔ、テスト周期
を０．１μｓ、平均データ転送周期を２ μｓ ／ ｂ
ｙｔｅ、データ間論理演算時間を１μｓとすると、デー
タ転送時間とデータ間演算時間の総和は０，１２５ｓと
なり、全体のテスト実行時間当たりに占める比率は約９
３％にもなる。実際には、テスト実行時間の中にはテス
ト条件の設定やテスト開始時の初期設定等にかかる時間
が加わるため、比率は上記の値よりは減少するものの、
データ転送時間やデータ間論理演算時間が全体のテスト
実行時間のうちの多くの比率を占めるという本質的な問
題は変わらない。更には単なる良否判定だけでも基本的
に同様に多くの時間がかかるという問題もあった。
を０．１μｓ、平均データ転送周期を２ μｓ ／ ｂ
ｙｔｅ、データ間論理演算時間を１μｓとすると、デー
タ転送時間とデータ間演算時間の総和は０，１２５ｓと
なり、全体のテスト実行時間当たりに占める比率は約９
３％にもなる。実際には、テスト実行時間の中にはテス
ト条件の設定やテスト開始時の初期設定等にかかる時間
が加わるため、比率は上記の値よりは減少するものの、
データ転送時間やデータ間論理演算時間が全体のテスト
実行時間のうちの多くの比率を占めるという本質的な問
題は変わらない。更には単なる良否判定だけでも基本的
に同様に多くの時間がかかるという問題もあった。
また通常ＤＵＴのテストではテスト条件を変更しながら
、複数回のテストを繰返し実施することが多いため、こ
れらの問題はより顕著になる。
、複数回のテストを繰返し実施することが多いため、こ
れらの問題はより顕著になる。
本発明は、上記のごとき従来技術の問題を解決するため
になされたものであり、ＬＳＩのテストを効率良く行な
うことの出来るテストデータメモリを堤供することを目
的とするものである。本発明は、大容量のデス１〜デー
タメモリを必要とする大規模ＬＳＩのテストを行うＬＳ
Ｉテスタを実現する場合において特に有効である。
になされたものであり、ＬＳＩのテストを効率良く行な
うことの出来るテストデータメモリを堤供することを目
的とするものである。本発明は、大容量のデス１〜デー
タメモリを必要とする大規模ＬＳＩのテストを行うＬＳ
Ｉテスタを実現する場合において特に有効である。
本発明は前記のごとき従来の問題点を解決するために、
連続した複数のテストでは同一の期待値データを用いる
ことが多いこと、論理演算結果として個々の詳細な結果
ばかりでなく単なる良否結果のみを必要とする場合が多
いこと、またデータ間の論理演算では演算方法が固定的
でかつ単純であること等のテスト方法の特徴を考慮して
、期待値データをテストデータメモリ内に取り込むこと
、また論理演算機能をハードウェア化することでテスト
の効率化を図ろうとするものである。
連続した複数のテストでは同一の期待値データを用いる
ことが多いこと、論理演算結果として個々の詳細な結果
ばかりでなく単なる良否結果のみを必要とする場合が多
いこと、またデータ間の論理演算では演算方法が固定的
でかつ単純であること等のテスト方法の特徴を考慮して
、期待値データをテストデータメモリ内に取り込むこと
、また論理演算機能をハードウェア化することでテスト
の効率化を図ろうとするものである。
具体的には、クロック信号に対応して順次テストデータ
を格納する第１のメモリ部と、テストデータに対応する
期待値データを格納する第２のメモリ部と、外部回路か
らの制御によって複数の動作モードに切り替わり、期待
値データの−Ｆ込み、テストデータの書込み、メモリ部
の内容の同時読出し、第１と第２のメモリ部の少なくと
も一力の内容あるいは両メモリ部のデータ間の論理演算
結果を外部回路に出力する、等の動作を制御するメモリ
コントロール部と、第１及び第２の両メモリ部から読み
出したデータ間の論理演算を行う論１１１ｉ部と、メモ
リコントロール部、第１、第２のメモリ部からの内容を
入出力する経路及び論理部からの内容を入力する経路を
有する入出力ゲート部とを備え、テストデータメモリ内
にテストデータと期待値データとを書込み、かつ両者の
論理演算もテストデータメモリ内部で行なうように構成
している。
を格納する第１のメモリ部と、テストデータに対応する
期待値データを格納する第２のメモリ部と、外部回路か
らの制御によって複数の動作モードに切り替わり、期待
値データの−Ｆ込み、テストデータの書込み、メモリ部
の内容の同時読出し、第１と第２のメモリ部の少なくと
も一力の内容あるいは両メモリ部のデータ間の論理演算
結果を外部回路に出力する、等の動作を制御するメモリ
コントロール部と、第１及び第２の両メモリ部から読み
出したデータ間の論理演算を行う論１１１ｉ部と、メモ
リコントロール部、第１、第２のメモリ部からの内容を
入出力する経路及び論理部からの内容を入力する経路を
有する入出力ゲート部とを備え、テストデータメモリ内
にテストデータと期待値データとを書込み、かつ両者の
論理演算もテストデータメモリ内部で行なうように構成
している。
以下図面を用いて本発明の詳細な説明する。
第１図は本発明の一実施例図である。
第１図に示すごとく、本発明によるテスＩ−データメモ
リ１２は、テストデータを格納するＡメモリ部１３と、
期待値データを格納するＢメモυ部１４と、Ａメモリ部
１３とＢメモリ部１４との内容の論理演算を行う論理部
１５と、論理部１５での良否結果を格納すると共にデー
タ経路を切り換える入出力ゲート部１６と、ＣＰＵ８等
の外部回路からの制御情報に応じてＡメモリ部１３およ
びＢメモリ部１４に対するデータやアドレス信号の供給
及び入出力ゲート部１６の制御等を行うメモリコントロ
ール部１７とから構成されている。
リ１２は、テストデータを格納するＡメモリ部１３と、
期待値データを格納するＢメモυ部１４と、Ａメモリ部
１３とＢメモリ部１４との内容の論理演算を行う論理部
１５と、論理部１５での良否結果を格納すると共にデー
タ経路を切り換える入出力ゲート部１６と、ＣＰＵ８等
の外部回路からの制御情報に応じてＡメモリ部１３およ
びＢメモリ部１４に対するデータやアドレス信号の供給
及び入出力ゲート部１６の制御等を行うメモリコントロ
ール部１７とから構成されている。
次に、第１図に示した実施例の動作を第２図を用いて説
明する。第２図において、破線及び一点鎖線の矢印は動
作経路を示す。
明する。第２図において、破線及び一点鎖線の矢印は動
作経路を示す。
第２図（Ａ）は、Ｂメモリ部１４に期待値データを書き
込む動作を示している。まず外部回路（図中のＣＰＵ８
）から期待値データを格納するＢメモリ部１４のアドレ
スとＪｔＪ］ ｆ、１値データとをメモリコントロール
部１７に順次送出する。メモリコントロール部１７では
アドレス信号（”＋’Ｆ込み、出力イネーブル等の制御
信号も含む。以下同じ）をＢメモリ部１４に直接与える
と共に、入出力ゲート部１６を制御して期待値データを
入出力ゲート部１６を経由してＢメモリ部１４に与え、
期待値データをＢメモリ部１４へ書き込む。
込む動作を示している。まず外部回路（図中のＣＰＵ８
）から期待値データを格納するＢメモリ部１４のアドレ
スとＪｔＪ］ ｆ、１値データとをメモリコントロール
部１７に順次送出する。メモリコントロール部１７では
アドレス信号（”＋’Ｆ込み、出力イネーブル等の制御
信号も含む。以下同じ）をＢメモリ部１４に直接与える
と共に、入出力ゲート部１６を制御して期待値データを
入出力ゲート部１６を経由してＢメモリ部１４に与え、
期待値データをＢメモリ部１４へ書き込む。
次に、第２図（Ｂ）は、テスト中におりるテストデータ
のＡメモリ部１３への書込み動作を示している。すなわ
ち、テスト周期に同期したクロック信号とクロック信号
に同期したテストデータとを受けたメモリコントロール
部１７は、Ａメモリ部１３に対するアドレス信号を発生
すると共に、入出力ゲート部１６を制御してテストデー
タを入出力ゲート部１６を経由してＡメモリ部１３に書
き込む。テストデータの書込みは、テスト中継続して行
オ）れる。
のＡメモリ部１３への書込み動作を示している。すなわ
ち、テスト周期に同期したクロック信号とクロック信号
に同期したテストデータとを受けたメモリコントロール
部１７は、Ａメモリ部１３に対するアドレス信号を発生
すると共に、入出力ゲート部１６を制御してテストデー
タを入出力ゲート部１６を経由してＡメモリ部１３に書
き込む。テストデータの書込みは、テスト中継続して行
オ）れる。
次に、第２図（Ｃ）は、テストデータと期待値データと
の論理比較を行う動作を示している。すなわち、メモリ
コントロール部１７は、Ａメモリ部１３とＢメモリ部１
４との対応するアドレス信号を同時に発生し、Ａメモリ
部１３のテストデータとＢメモリ部１４の期待値データ
とを読み出す。それらのデータは論理部１５の入力とな
り、論理部１５で相互のデータ間の論理演算が実行され
る。
の論理比較を行う動作を示している。すなわち、メモリ
コントロール部１７は、Ａメモリ部１３とＢメモリ部１
４との対応するアドレス信号を同時に発生し、Ａメモリ
部１３のテストデータとＢメモリ部１４の期待値データ
とを読み出す。それらのデータは論理部１５の入力とな
り、論理部１５で相互のデータ間の論理演算が実行され
る。
ここで論理部１５の内容を説明する。
第３図は論理部１５の一実施例図であり、（Ａ）は回路
図、（Ｂ）は出力と論理演算結果との関係を示す図であ
る。
図、（Ｂ）は出力と論理演算結果との関係を示す図であ
る。
まず、第３図（Ａ）に示す回路は、Ａメモリ部１３の内
容であるテストデータを入力とするデコーダ回路１８と
、Ｂメモリ部１４の内容である期待値デ。
容であるテストデータを入力とするデコーダ回路１８と
、Ｂメモリ部１４の内容である期待値デ。
−タを入力とするデコーダ回路１９と、論理積ゲート０
１〜Ｇ３と、排他的論理和ゲート６４〜Ｇ６と、論理和
ゲートＧ７、Ｇ８とを有し、各デコーダ回路の対応する
出力間でそれぞれ論理積をとると共に、更にその論理積
結果と論理積ゲートの一方の入力である期待値データの
デコーダ回路出力との排他的論理和をとることにより、
テストデータと期待値データとの論理演算を行うもので
ある。
１〜Ｇ３と、排他的論理和ゲート６４〜Ｇ６と、論理和
ゲートＧ７、Ｇ８とを有し、各デコーダ回路の対応する
出力間でそれぞれ論理積をとると共に、更にその論理積
結果と論理積ゲートの一方の入力である期待値データの
デコーダ回路出力との排他的論理和をとることにより、
テストデータと期待値データとの論理演算を行うもので
ある。
次に、第３図（Ｂ）は、論理部１５の出力である■−１
と■−２の状態と論理演算結果との対応を示している。
と■−２の状態と論理演算結果との対応を示している。
すなわち■−１と■−２がそれぞれ“００”の時は演算
結果がパスであり、８１０１ Ｉｔの時は期待値“０″
データで不良が発生しており、１１１０ ＃ｊの時は期
待値１１１ ＩＩデータで不良が発生しており、またＬ
Ｌ １１ ＩＩの時は期待値がフローティングで不良が
発生している、ことがこの結果から判る。
結果がパスであり、８１０１ Ｉｔの時は期待値“０″
データで不良が発生しており、１１１０ ＃ｊの時は期
待値１１１ ＩＩデータで不良が発生しており、またＬ
Ｌ １１ ＩＩの時は期待値がフローティングで不良が
発生している、ことがこの結果から判る。
以下、第３図の回路の動作を詳細に説明する。
第３図（Ａ）の回路において％Ａメモリ部１３に接続さ
れるデコーダ回路１８の出力は、テストデータの内容に
従い、前記第５図のように１”レベルなら１７０１１）
出力端子のみｌ＃ １ ｎとなり、フローティングレベ
ルなら“１１″出力端子のみ１′１”となり、“０”レ
ベルなら“１０″出力端子のみ１１１ ＩＩとなり、他
は“０”となる。また、Ｂメモリ部１４に接続されるデ
コーダ回路１９の出力は、期待値データの内容に従い同
様に“１″レベルなら０１”出力端子のみ“１″となり
、フローティングレベルなら１１１１”出力端子のみ“
１”となり、ＩＩ ＯＩ＋レベルなら“１０”出力端子
のみ“１″となり、他は“０″となる。したがって、Ａ
メモリ部１３とＢメモリ部１４の内容に応じて■−１と
■−２の値は次のように変化する。
れるデコーダ回路１８の出力は、テストデータの内容に
従い、前記第５図のように１”レベルなら１７０１１）
出力端子のみｌ＃ １ ｎとなり、フローティングレベ
ルなら“１１″出力端子のみ１′１”となり、“０”レ
ベルなら“１０″出力端子のみ１１１ ＩＩとなり、他
は“０”となる。また、Ｂメモリ部１４に接続されるデ
コーダ回路１９の出力は、期待値データの内容に従い同
様に“１″レベルなら０１”出力端子のみ“１″となり
、フローティングレベルなら１１１１”出力端子のみ“
１”となり、ＩＩ ＯＩ＋レベルなら“１０”出力端子
のみ“１″となり、他は“０″となる。したがって、Ａ
メモリ部１３とＢメモリ部１４の内容に応じて■−１と
■−２の値は次のように変化する。
まず、Ａメモリ部１３とＢメモリ部１４の内容が一致し
た場合には、デコーダ回路１８とデコーダ回路１９の出
力は一致し、したがって排他的論理和ゲート０４〜Ｇ６
の出力は全てＩＩ Ｏ＋７になり、■−１と■−２は共
に“ＯＩＩとなる。
た場合には、デコーダ回路１８とデコーダ回路１９の出
力は一致し、したがって排他的論理和ゲート０４〜Ｇ６
の出力は全てＩＩ Ｏ＋７になり、■−１と■−２は共
に“ＯＩＩとなる。
また期待値データが゛′Ｏｌルベルなのにテストデータ
がＩｔ Ｏｌｊレベルと異なる時は、デコーダ回路１８
の’ １０ ″出力がパＯ′″、デコーダ回路１９の１
１１０ Ｉ＋小出力１′１”となるので、論理積ゲート
Ｇ２の出力は１１０”、排他的論理和ゲートＧ５の出力
はｉｉ １ ｕ、排他的論理和ゲートＧ４及びＧ６の出
力は“０”となり、■−１及び■−２の出力は各々１１
Ｑ ＩＩ 、 １１ ｌ １１となる。
がＩｔ Ｏｌｊレベルと異なる時は、デコーダ回路１８
の’ １０ ″出力がパＯ′″、デコーダ回路１９の１
１１０ Ｉ＋小出力１′１”となるので、論理積ゲート
Ｇ２の出力は１１０”、排他的論理和ゲートＧ５の出力
はｉｉ １ ｕ、排他的論理和ゲートＧ４及びＧ６の出
力は“０”となり、■−１及び■−２の出力は各々１１
Ｑ ＩＩ 、 １１ ｌ １１となる。
また１期待値データが“１″レベルなのにテストデータ
が“１”レベルと異なる時は、デコーダ回路１８の“０
１″出力が“０″、デコーダ回路１９のｏ１”出力がｒ
ｒ １ ｕとなるから、論理積ゲートＧ１の出力はＬＬ
Ｑ ＩＩ、排他的論理和ゲートＧ４の出力はｕ １
ｕ、排他的論理和ゲートＧ５およびＧ６の出力は１１０
ＩＩとなり、■−１及び■−２の出力は各々″１”、
００″となる。
が“１”レベルと異なる時は、デコーダ回路１８の“０
１″出力が“０″、デコーダ回路１９のｏ１”出力がｒ
ｒ １ ｕとなるから、論理積ゲートＧ１の出力はＬＬ
Ｑ ＩＩ、排他的論理和ゲートＧ４の出力はｕ １
ｕ、排他的論理和ゲートＧ５およびＧ６の出力は１１０
ＩＩとなり、■−１及び■−２の出力は各々″１”、
００″となる。
また１期待値データがフローティングレベルなのにテス
トデータがこれと異なる時は、デコーダ回路１８の“１
１″出力が“Ｏ”、デコーダ回路１９の１１”出力が“
１″となるので、論理積ゲートＧ３の出力はｌ Ｑ ＃
＋、排他的論理和ゲートＧ６の出力はｉｔ １ ｈｐと
なり、■−１及び■−２の出力共“１″となる。
トデータがこれと異なる時は、デコーダ回路１８の“１
１″出力が“Ｏ”、デコーダ回路１９の１１”出力が“
１″となるので、論理積ゲートＧ３の出力はｌ Ｑ ＃
＋、排他的論理和ゲートＧ６の出力はｉｔ １ ｈｐと
なり、■−１及び■−２の出力共“１″となる。
上記のごとき動作により、論理演算結果と■−１及び■
−２の出力との関係は、第３図（Ｂ）に示すように表わ
されることになる。
−２の出力との関係は、第３図（Ｂ）に示すように表わ
されることになる。
上記の論理部１５の出力は、入出力ゲート部１６に入力
され、論理部１５での論理演算の結果が入出力ゲート部
１６に格納される。
され、論理部１５での論理演算の結果が入出力ゲート部
１６に格納される。
なお、上記の論理部１５での論理演算の結果は、第３図
の出力■−１及び■−２のＯＲをラッチし、その結果を
レジスタに蓄えるため、全てが良であったか否かの結果
のみ、すなオ〕ち良否判定結果のみが入出力ゲート部１
６に格納されることになる。
の出力■−１及び■−２のＯＲをラッチし、その結果を
レジスタに蓄えるため、全てが良であったか否かの結果
のみ、すなオ〕ち良否判定結果のみが入出力ゲート部１
６に格納されることになる。
次に、再び第２図に戻り、第２図（Ｄ）は論理演算結果
の読出し動作を示している。この第２図（Ｄ）において
は、破線と一点鎖線で示す２例について示している。
の読出し動作を示している。この第２図（Ｄ）において
は、破線と一点鎖線で示す２例について示している。
まず、破線で示す第１の例は、個々の論理演算結果をＡ
メモリ部１３に格納する例であり、全てのテストデータ
の論理演算が終了した後に、外部回路でメモリコントロ
ール部１７を介してＡメモリ、部１３の内容を読み出す
ものである。また、一点鎖線で示す第２の例は、入出力
ゲート部１６に入力された論理演算結果をメモリコント
ロール部１７を介して外部回路が読み出す方法である。
メモリ部１３に格納する例であり、全てのテストデータ
の論理演算が終了した後に、外部回路でメモリコントロ
ール部１７を介してＡメモリ、部１３の内容を読み出す
ものである。また、一点鎖線で示す第２の例は、入出力
ゲート部１６に入力された論理演算結果をメモリコント
ロール部１７を介して外部回路が読み出す方法である。
なお前者の場合、個々の論理演算結果をＡメモリ部１３
に格納する動作ば、Ａメモリ部１３をリード・モディフ
ァイ・ライト動作とすることによって第２図（Ｃ）の動
作と同時に行うことが可能である。
に格納する動作ば、Ａメモリ部１３をリード・モディフ
ァイ・ライト動作とすることによって第２図（Ｃ）の動
作と同時に行うことが可能である。
また、外部回路を用いてＢメモリ部１４の内容を読出し
てもよい。また後者の場合、全ての論理演算結果を必要
とせず単に良否判定結果のみを必要とする場合に高速処
理ができるので有効となる。
てもよい。また後者の場合、全ての論理演算結果を必要
とせず単に良否判定結果のみを必要とする場合に高速処
理ができるので有効となる。
なお第２図に示した各データメモリのフッ作の制御は、
外部回路（ＣＰＵ８）からの制御によって行われる。
外部回路（ＣＰＵ８）からの制御によって行われる。
以上述べたように本発明によれば、データメモリ内でテ
ストデータと期待値データとの論理演算と良否判定を行
なうことが出来、しかも専用のハードウェアにより高速
に実現できるので、従来問題であった論理比較遂行時の
オーバヘッドによるテスト効率の低下を大幅に改善する
ことが出来る。
ストデータと期待値データとの論理演算と良否判定を行
なうことが出来、しかも専用のハードウェアにより高速
に実現できるので、従来問題であった論理比較遂行時の
オーバヘッドによるテスト効率の低下を大幅に改善する
ことが出来る。
なお論理演算機能のハードウェア化によるハードウェア
の増加は僅かであるから、テストデータメモリ実現上の
大きな問題となることはない。
の増加は僅かであるから、テストデータメモリ実現上の
大きな問題となることはない。
第１図は本発明の一実施例図、第２図は本発明の動作説
明図、第３図は本発明の論理部の一実施例図、第４図は
ＬＳＩテスタの部分概念図、第５図は被テストデバイス
（ＤＵＴ）出力波形とテストデータとの関係を示す図、
第６図は従来のテストデータメモリの一例図である。 〈符号の説明〉 １２・・・テストデータメモリ １３・・・Ａメモリ部 １４・・・Ｂメモリ部 １５・・・論理部 Ｉ６・・・入出力ゲート部 特許出願人 日本電信電話株式会社 代理人弁理士 中 村 純之助 才２シ ナ２図 １り ？゛４０ ｔ５図 （λ Ｉ資
明図、第３図は本発明の論理部の一実施例図、第４図は
ＬＳＩテスタの部分概念図、第５図は被テストデバイス
（ＤＵＴ）出力波形とテストデータとの関係を示す図、
第６図は従来のテストデータメモリの一例図である。 〈符号の説明〉 １２・・・テストデータメモリ １３・・・Ａメモリ部 １４・・・Ｂメモリ部 １５・・・論理部 Ｉ６・・・入出力ゲート部 特許出願人 日本電信電話株式会社 代理人弁理士 中 村 純之助 才２シ ナ２図 １り ？゛４０ ｔ５図 （λ Ｉ資
Claims (2)
- （１）クロック信号に対応して順次テストデータを格納
する第１のメモリ部と、テストデータに対応する期待値
データを格納する第２のメモリ部と、外部回路からの制
御によって複数の動作モードに切り替わり、第１の動作
モードでは上記第２のメモリ部に期待値データを書込み
、第２の動作モードでは入力されるテストデータを上記
第１のメモリ部に書込み、第３の動作モードでは上記第
１及び第２のメモリ部の内容を同時に読出し、第４の動
作モードでは上記第１と第２のメモリ部の少なくとも一
方の内容あるいは両メモリ部のデータ間の論理演算結果
を外部回路に出力するメモリコントロール部と、上記第
１及び第２の両メモリ部から読み出したデータ間の論理
演算を行う論理部と、上記メモリコントロール部からの
制御のもとにメモリコントロール部、第１、第２のメモ
リ部からの内容を入出力する経路及び論理部からの内容
を入力する経路を有する入出力ゲート部とを備えたこと
を特徴とするテストデータメモリ。 - （２）上記論理部は、テストデータの内容と期待値デー
タの内容とをそれぞれ入力とする２つのデコーダ回路と
、該各デコーダ回路の対応する出力間でそれぞれ論理積
を求める論理積ゲートと、該論理積ゲートで求めた論理
積結果と該論理積ゲートの一方の入力である上記期待値
データのデコーダ回路出力との排他的論理和を求める手
段とを備えたものであることを特徴とする特許請求の範
囲第１項記載のテストデータメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61239196A JPS6395366A (ja) | 1986-10-09 | 1986-10-09 | テストデ−タメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61239196A JPS6395366A (ja) | 1986-10-09 | 1986-10-09 | テストデ−タメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6395366A true JPS6395366A (ja) | 1988-04-26 |
Family
ID=17041152
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61239196A Pending JPS6395366A (ja) | 1986-10-09 | 1986-10-09 | テストデ−タメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6395366A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2019121409A (ja) * | 2018-01-09 | 2019-07-22 | 東芝情報システム株式会社 | 半導体記憶装置及びその検査方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57172263A (en) * | 1981-04-06 | 1982-10-23 | Nippon Telegr & Teleph Corp <Ntt> | Large scale integrated circuit testing device |
-
1986
- 1986-10-09 JP JP61239196A patent/JPS6395366A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57172263A (en) * | 1981-04-06 | 1982-10-23 | Nippon Telegr & Teleph Corp <Ntt> | Large scale integrated circuit testing device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2019121409A (ja) * | 2018-01-09 | 2019-07-22 | 東芝情報システム株式会社 | 半導体記憶装置及びその検査方法 |
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