JPH01205799A - メモリ回路試験機 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明はメモリ回路試験機に関し、特にメモリ回路の書
込み・読出し動作の正常性を検証するメモリ回路試験機
に関する。

従来技術 従来この種のメモリ回路試験機は試験実行制御部を有し
、この試験実行制御部において書込みデータと期待デー
タとを作成する構成となっていた。

その従来のメモリ回路試験機について第３図を用いて説
明する。

第３図は従来のメモリ回路試験機の構成を示す系統図で
ある。図において従来のメモリ回路試験機は、試験実行
制御部１８と、アドレスレジスタ２と、デー・タレジス
タ２０と、データ比較部４と、バッファ５とを含んで構
成されており、メモリ回路６の試験を行うものである。

メモリ回路６にデータを書込む際には、まず試験実行制
御部１８が書込みデータを作成し、データレジスタ２０
に設定する。設定された書込データはバッファ５とデー
タ線８とを介してメモリ回路６へ送られる。それと同時
に、試験実行制御部１８はアドレス情報をアドレスレジ
スタ２に設定し、そのアドレス情報はアドレス線７を介
してメモリ回路６へ送られる。さらに試験実行制御部１
８は書込読出制御線９を介して書込制御信号をメモリ回
路６に送り、メモリ回路６に書込みデータが書込まれる
。

一方、メモリ回＃Ｉ６からのデータの読出し及び比較の
際には、試験実行制御部１８は期待データを作成してデ
ータレジスタ２０に設定する。その設定された期待デー
タはデータ比較部４の入力の１つに送られる。そして、
試験実行制御部１８はアドレスレジスタ２のアドレス情
報をアドレス線７を介してメモリ回路６へ送り、書込読
出制御線９を介して送出する読出制御信号によりメモリ
回路６の記憶データが読出される。その読出された記憶
データはデータ線８及びバッファ５を介してデータ比較
部４の入力の他の１つに送られ、期待データと比較され
る。

しかしながら、上述した従来のメモリ回路試験機は試験
実行制御部１８が書込みデータ及び期待データを作成し
、そのデータをデータレジスタ２０に設定する構成とな
っているため、ランダムパターンのデータをメモリ回路
６に書込み、試験をしようとすると、アドレスを更新す
る度に試験実行制御部１８が書込みデータ及び期待デー
タを作成してデータレジスタ２０に設定しなければなら
ず、試験実行制御部１８の処理が多くなり、試験時間が
長くなるという欠点があった。

発明の目的 本発明の目的は、試験時間を短縮することができるメモ
リ回路試験機を提供することである。

九肌塁璽蕪 本発明のメモリ回路試験機は、書込みアドレス情報に応
じてメモリ回路の所定のアドレスに書込みデータを書込
む書込手段と、読出しアドレス情報に応じて記憶されて
いる記憶データを読出す読出手段と、前記記憶データと
期待データとを比較する比較手段とを有するメモリ回路
試験機であって、前記書込みアドレス情報に応じて前記
書込みデータを作成し、前記読出しアドレス情報に応じ
て前記期待データを作成するデータ作成手段とを有する
ことを特徴とする。

実施例 以下、図面を用いて本発明め実施例を説明する。

第１図は本発明によるメモリ回路試験機の一実施例の構
成を示す系統図であり、第３図と同等部分は同一符号に
より示・されている。図において、本発明の一実施例に
よるメモリ回路試験機は、試験実行制御部１と、アドレ
スレジスタ２と、演算部３と、データ比較部４と、バッ
ファ５とを含んで構成されており、メモリ回路６の試験
を行うものである。

試験実行制御部１は、アドレス情報゛の設定、書込み又
は読出制御信号の送出、データ比較結果の読取り及び試
験実行手順の制御を行うものである。

アドレスレジスタ２は試験実行制御部１がら送出された
アドレス情報を保持するとともに、アドレス線７を介し
てメモリ回路６及び演算部３へ送るものである。

演算部３はアドレス線７からアドレス情報を取込み、そ
の情報をいくつかのバイト情報に分割し、それらのバイ
ト情報どうしを演算して１バイトの情報を作成し、デー
タ線１ｏへ送出するものである。

バッファ５は、メモリ書込動作の際にデータ線１０の情
報を取込み、データ線８を介してメモリ回路６へ送り、
メモリ読出動作の際にデータ線８の情報を取込み、デー
タ線１１を介してデータ比較部４へ送るものである。

データ比較部４は、メモリ読出動作の際にデータ線１０
及び１１の情報を取込み、両者を比較してその結果を試
験実行制御部１へ送るものである。

かかる構成において、メモリ回路６にデータを書込む際
には、まず試験実行制御部１がアドレス情報をアドレス
レジスタ２に設定し、書込制御信号を書込読出制御線９
を介してバッファ５及びメモリ回路６へ送る。そして、
アドレスレジスタ２に設定されたアドレス情報は演算部
３とメモリ回路６との夫々に送られる。演算部３はアド
レス情報を分割し演算して得られる情報を書込みデータ
として、データ線１０を介してバッファ５へ送る。

バッファ５は書込制御信号を受取ると書込みデータをメ
モリ回路６へ送る。メモリ回路６は書込制御信号を受け
てデータの書込みを行う。

一方、メモリ回路６からのデータの読出し比較の際には
、試験実行制御部１はアドレス情報をアドレスレジスタ
２に設定し、読出制御信号をバッファ５及びメモリ回路
６へ送る。アドレスレジスタ２に設定されたアドレス情
報は、演算部３及びメモリ回路６に送られる。演算部３
はアドレス情報を分割し演算して得られる情報を期待デ
ータとしてデータ比較部４の入力の１つへ送る。そして
、読出制御信号により、メモリ回路６から記憶されてい
たデータが読出されてバッファ５に送られる。

バッファ５は読出制御信号を受けとると、そのデータを
データ比較部４の入力の他の１つに送る。

データ比較部４は、メモリ回路６から読出されて送られ
てくるデータと期待データとを比較してその結果を試験
実行制御部１に送る。試験実行制御部１はデータ比較部
４からの比較結果により読出しデータの良否を判定する
のである。

次に第２図を用いて演算部３について説明する。

図は演算部３の構成を示す系統図である０図において、
演算部３は２つの演算回路１２及び１３を含んで構成さ
れている。アドレス線１４．１５及び１６は第１図のア
ドレス線７を３分割して得たものである。演算回路１２
はアドレス線１４及び１５の情報を取込み、両者を演算
してその結果をデータ線１７に送出する加算回路である
。また、演算部１３はデータ線１７及びアドレス線１６
の情報を取込み、両者を演算してその結果をデータ線１
０に送出する加算回路である。

つまり、本発明においてはメモリ回路６へ書込む書込み
データ及び期待データをアドレス情報から作成するため
、試験実行制御部１の処理が少なくなり、試験時間を短
くすることができるのである。

魚曹眩と１里 以上説明したように本発明は、アドレス線のアドレス情
報から書込みデータおよび期待データを作成する演算部
を設けることにより、試験実行制御部における書込みデ
ータ及び期待データの作成とレジスタ設定の処理を省略
することができ、試験時間を短縮することができるとい
う効果がある。

【図面の簡単な説明】

第１図は本発明の実施例によるメモリ回路試験　機の構
成を示す系統図、第２図は演算部３の構成を示す系統図
、第３図は従来のメモリ回路試＠機の構成を示す系統図
である。 主要部分の符号の説明 １・・・・・・試験実行制御部 ３・・・・・・演算部 ４・・・・・・データ比較部 ６・・・・・・メモリ回路

Claims (1)

【特許請求の範囲】
1. （１）書込みアドレス情報に応じてメモリ回路の所定の
   アドレスに書込みデータを書込む書込手段と、読出しア
   ドレス情報に応じて記憶されている記憶データを読出す
   読出手段と、前記記憶データと期待データとを比較する
   比較手段とを有するメモリ回路試験機であって、前記書
   込みアドレス情報に応じて前記書込みデータを作成し、
   前記読出しアドレス情報に応じて前記期待データを作成
   するデータ作成手段とを有することを特徴とするメモリ
   回路試験機。