JPS63311182A - テストパタ−ンメモリ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （ａ）発明の技術分野 この発明は、ＬＳＩなどのデバイスを、高速で試験する
ことができる高速パターン発生器の、テストパターンメ
モリ回路に関するものである。

（ｂ）従来技術と問題点 ＬＳＩなどのデバイスは、高集積化による機能の複雑化
、および多ピン化の傾向にあり、それに伴って、試験側
のパターンメモリの大容量化が要望されている。

しかし、被測定デバイスの高速化により、パターンメモ
リ部の構成には、低速メモリより容量か少なく、高価な
高速メモリを多量に使用しなければならなかった。

従って、従来回路では高速メモリを必要最小限にとどめ
るために、外部に設けた大容量低速メモリから、順次高
速メモリに内容を書き換えることにより、疑似的に高速
化した大容量パターンメモリを構成している。

ます、従来の回路の構成図を第２図に示す。

第２図の１１は低速メモリ、１２はＮビットハス、１３
は高速メモリ、１４は被測定デバイスである。

第２図で、低速メモリ１１は高速メモリ１３の数倍から
数十倍の容量をもっている。

低速メモリ１１はＮビットのバスサイクルで高速メモリ
１３にデータを書き込む。

高速メモリ１３は、被測定デバイス１４にパターンを加
えて被測定デバイス１４の試験を行い、高速メモリ１３
内のデータを使い終わったら、再び低速メモリ１１から
のデータを受けて書き換えられ、これを繰り返す。

被測定デバイス１４のピン数をｎ本とすると、ｎ個の高
速メモリ１３が必要であり、それぞれについて、Ｎビッ
トのバスサイクルで高速メモリ１３にデータを入力する
。

そして、データがなくなったら、低速メモリ１１から新
たにデータを書き換えてパターンを発生していく。

高速メモリ１３のアドレスの深さをｍａし、低速メモリ
１１から高速メモリ１３へのアクセス時間をｔとすると
、高速メモリ１３のすへての内容を書き換えるのに、 書き換え時間＝　（（ｍＸｎ）÷Ｎｅｘｔの時間がかか
る。

このように低速メモリ１１からＮビットのバスサイクル
で高速メモリ１３を書き換えながらパターンを発生して
いく方式では、被測定デバイス１４のピン数が多ければ
多いほど、低速メモリ１１から高速メモリ１３へアクセ
ス時間も多くなり、テスト時間が増大するという問題が
ある。

（Ｃ）発明の目的 この発明は、低速メモリからの読み出しデータがとぎれ
ることなく、高速メモリに書き込むことかできるテスト
パターンメモリ回路の提供を目的とする。

（ｄ）発明の実施例 この発明による実施例の構成図を第１図に示す。

第１図の１は低速メモリ、２はＮビットバス、３はメモ
リ、４はシフトレジスタ、５は高速メモリ、６は被測定
デバイスである。

第１図で、１の低速メモリは、データを記憶できれば他
の構成であってもよい。

低速メモリ１は、Ｎビットのバスサイクルでメモリ３に
データを書き込む。

低速メモリ１のデータはインタリーブ方式でメモリ３に
書き込まれている。

インタリーブ方式とは、メモリをいくつかの部分に分け
、同時に参照できるようにして、連続したアドレスの読
みだし速度をはやめ、実際的な動作速度をあげる方式の
ことである。

第１図では、例としてインタリーブ数を１６としている
。

メモリ３に書き込まれたデータは、シフトレジスタ４に
並列に格納する。シフトレジスタ４は、格納されたデー
タを高速メモリ５に転送する。

高速メモリ５にデータを転送するとともに、低速メモリ
１は次のサイクルのデータをメモリ３に書き込む。

ソフトレジスタ４内の１６ビツトのデータが、高速メモ
リ５に転送された後、メモリ３に新たに書き込まれた次
の１６ビツト分のデータがシフトレジスタ４に再び格納
され、以下同様の処理を繰り返し、高速メモリ５が容量
に達すると停止する。

つぎに、第１図のタイムチャートを第３図に示す。

第３図のアはメモリ３のアドレスで、例としてｍとｎが
示されている。

第３図のイ〜キは、メモリ３のデータ０〜１５の中に、
インタリーブ方式で低速メモリ１からのデータを書き込
み、並列にシフトレジスタ４に転送する状態を示してい
る。

第３図のイ〜キの空白部は、メモリアクセス時間である
。

ｍ＋１、ｍ＋２、・・・・・・、ｍ＋１６は、それぞれ
のデータである。

第３図のりは、シフトレジスタ４の出力であり、順に高
速メモリ５に転送されている。

第３図りに示すように、高速メモリ５に、シフトレジス
タ４内の最初のデータが格納されたときに、第３図アに
示すように、メモリ３のアドレスはｎになっている。

そして、シフトレジスタ４内のデータ０〜１５が高速メ
モリ５にすべて転送されるまでに、メモリ３の内容は、
インタリーブ方式で新しいデータｎ＋１〜ｎ＋１６に書
き換えられ、シフトレジスタ４に転送されるのを待つ。

この動作を、被測定デバイス６の各ピンについて行う。

本実施例では、インタリーブ数は１６としているか、い
くつでもよい。

また、本実施例の動作は、制御器で制御しているが、他
のものでもかまわない。

本実施例の構成で使用した低速メモリ、高速メモリ等は
、多重に構成してもよい。

（ｅ）発明の効果 この発明によれば、低速メモリと高速メモリの間にメモ
リを設け、低速メモリからのデータをインタリーブ方式
でメモリに書き込み、そのデータを並列にシフトレジス
タに転送してから高速メモリに書き込んでいるので、メ
モリのアクセス時間か大幅に短縮され、低速メモリから
の読み出しデータが、とぎれることなく高速メモリに書
き込むことかできる。

【図面の簡単な説明】

第１図は本発明による実施例の構成図、第２図第 は従来技術の構成図、第３図は第１図のタイムチャート
である。 １・・・・・・低速メモリ、２・・・・・・Ｎビットバ
ス、３・・・・・・メモリ、４・・・・・・シフトレジ
スタ、５・・・・・・高速メモリ、６・・・・・・被測
定デバイス、１１・・・・・・低速メモリ、１２・・・
・・・Ｎビットバス、１３・・・・・・高速メモリ、１
４・・・・・・被測定デバイス。 代理人　弁理士　小　俣　欽　司 １図

Claims (1)

1. 【特許請求の範囲】 外部のバスラインからのデータを、インタリーブ方式で
   書き込む第１のメモリ（３）と、 第１のメモリ（３）から並列に出力される複数のデータ
   を、並列に入力するシフトレジスタ（４）と、シフトレ
   ジスタ（４）から直列に出力されるデータを、直列に入
   力する第２のメモリ（２）とを備え、シフトレジスタ（
   ４）から第２のメモリ（５）にデータを転送している間
   に、次の外部バスラインからのデータを第１のメモリに
   書き込み、データがとぎれることなく第２のメモリに書
   き込まれることを特徴とするテストパターンメモリ回路
   。