JPS6410139B2 - - Google Patents
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- Publication number
- JPS6410139B2 JPS6410139B2 JP15342781A JP15342781A JPS6410139B2 JP S6410139 B2 JPS6410139 B2 JP S6410139B2 JP 15342781 A JP15342781 A JP 15342781A JP 15342781 A JP15342781 A JP 15342781A JP S6410139 B2 JPS6410139 B2 JP S6410139B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- reference voltage
- current
- signal
- integrator
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K7/00—Modulating pulses with a continuously-variable modulating signal
- H03K7/08—Duration or width modulation ; Duty cycle modulation
Landscapes
- Measurement Of Current Or Voltage (AREA)
Description
【発明の詳細な説明】
本発明は直流信号を導入し、この直流信号の大
きさに対応してパルス幅変調された信号を出力す
る回路に関するものである。
きさに対応してパルス幅変調された信号を出力す
る回路に関するものである。
本発明は、特性を犠性にすることなく、従来回
路で必要とされた高精度でかつ高価な回路部品の
点数を半減せしめたパルス幅変調回路を提供しよ
うとするものである。
路で必要とされた高精度でかつ高価な回路部品の
点数を半減せしめたパルス幅変調回路を提供しよ
うとするものである。
第１図は従来のパルス幅変調回路の１構成例を
示す図である。第１図において、１は入力端子を
表わし測定対象の直流信号が印加される。R1，
RP，RNは抵抗、EP，ENは基準電圧、S1，S2はス
イツチング素子、Ｃは積分用のコンデンサ、U1
は増幅器を表わす。３は比較器を表わし、ここで
は導入した信号の電圧レベルを回路アースと比較
するとともに測定対象の直流信号の大きさに対応
したパルス幅変調された信号を出力する。５はス
イツチ回路を表わし、スイツチング素子S1，S2を
相補的にオン・オフさせる信号SGを出力する。
７はクロツクパルス発生器を表わし、第１図の装
置の積分周期を一定にコントロールするためのク
ロツクパルスを出力するものである。
示す図である。第１図において、１は入力端子を
表わし測定対象の直流信号が印加される。R1，
RP，RNは抵抗、EP，ENは基準電圧、S1，S2はス
イツチング素子、Ｃは積分用のコンデンサ、U1
は増幅器を表わす。３は比較器を表わし、ここで
は導入した信号の電圧レベルを回路アースと比較
するとともに測定対象の直流信号の大きさに対応
したパルス幅変調された信号を出力する。５はス
イツチ回路を表わし、スイツチング素子S1，S2を
相補的にオン・オフさせる信号SGを出力する。
７はクロツクパルス発生器を表わし、第１図の装
置の積分周期を一定にコントロールするためのク
ロツクパルスを出力するものである。
抵抗RPとスイツチング素子S1と基準電圧EPと
で構成される直列回路と、抵抗RNとスイツチン
グ素子S2と基準電圧ENとで構成される直列回路
とは互に並列接続され、この並列回路は増幅器
U1の反転入力端子と回路アース間に接続される。
で構成される直列回路と、抵抗RNとスイツチン
グ素子S2と基準電圧ENとで構成される直列回路
とは互に並列接続され、この並列回路は増幅器
U1の反転入力端子と回路アース間に接続される。
以上のように構成された第１図の回路の動作を
以下に説明する。
以下に説明する。
入力端子１に印加された測定対象の直流信号
E1は抵抗R1を介して増幅器U1へ入力し積分され
る。一方、積分周期は、クロツクパルス発生器７
からの信号により定められ、その積分一周期の時
間をＴとする。コンデンサＣと増幅器U1とで構
成される積分器は、直流信号E1による電流E1／
R1と、基準電圧EPによる電流EP／RPと、基準電
圧ENによる電流EN／RNとを加算積分するが、第
１図の回路においては、積分一周期において積分
器へ流入する前記３つの電流の代数和がゼロとな
るようにスイツチング素子S1，S2は制御されてい
る。積分周期Ｔのうちスイツチング素子S1がオン
となつている時間をT1、スイツチング素子S2が
オンとなつている時間をT2とすると(1)式が成り
立つ。なお第３図はT1とT2の関係を示す図であ
る。
E1は抵抗R1を介して増幅器U1へ入力し積分され
る。一方、積分周期は、クロツクパルス発生器７
からの信号により定められ、その積分一周期の時
間をＴとする。コンデンサＣと増幅器U1とで構
成される積分器は、直流信号E1による電流E1／
R1と、基準電圧EPによる電流EP／RPと、基準電
圧ENによる電流EN／RNとを加算積分するが、第
１図の回路においては、積分一周期において積分
器へ流入する前記３つの電流の代数和がゼロとな
るようにスイツチング素子S1，S2は制御されてい
る。積分周期Ｔのうちスイツチング素子S1がオン
となつている時間をT1、スイツチング素子S2が
オンとなつている時間をT2とすると(1)式が成り
立つ。なお第３図はT1とT2の関係を示す図であ
る。
E1／R1・（T1＋T2）＋EP／RP・T1−EN／RN・T2＝０(1
) (1)式から(2)式が得られる。
) (1)式から(2)式が得られる。
T1−T2／T1＋T2＝iN−iP／iN＋iP−２／（iN＋iP）R1・
E1(2) なお、iN＝EN／RN、iP＝EP／RPである。
E1(2) なお、iN＝EN／RN、iP＝EP／RPである。
(2)式が意味するところは、パルス幅T1とT2を
計数することより、測定対象の直流信号E1を得
ることができることを表わしているが、しかし電
流値iNとiP及び抵抗R1が一定値であることが必要
である。(2)式において、iN−iP／iN＋iPは直流信号E1
が ゼロの時の残り電圧を表わし、iN＝iPであればこ
のゼロ残りは無くなり好ましい。しかしゼロ残り
があつても第１図の回路が用いられる装置におい
て、オート・ゼロ方式を採用すれば、このゼロ残
り電圧の項は、自動的に補正され測定精度に影響
を与えない。
計数することより、測定対象の直流信号E1を得
ることができることを表わしているが、しかし電
流値iNとiP及び抵抗R1が一定値であることが必要
である。(2)式において、iN−iP／iN＋iPは直流信号E1
が ゼロの時の残り電圧を表わし、iN＝iPであればこ
のゼロ残りは無くなり好ましい。しかしゼロ残り
があつても第１図の回路が用いられる装置におい
て、オート・ゼロ方式を採用すれば、このゼロ残
り電圧の項は、自動的に補正され測定精度に影響
を与えない。
一方、(2)式のE1の係数２／（iN＋iP）・R1は、ゲイ
ン（GAIN）として測定精度に影響を及ぼす。す
なわち、電流iNとiPを変動させる要因及び抵抗R1
の安定性が直接測定精度を左右することになる。
従つて従来のパルス幅変調回路においては、高精
度化を実現するために次の項目を満す必要があ
る。
なわち、電流iNとiPを変動させる要因及び抵抗R1
の安定性が直接測定精度を左右することになる。
従つて従来のパルス幅変調回路においては、高精
度化を実現するために次の項目を満す必要があ
る。
(1) 基準電圧EPとENの高安定性
(2) スイツチング素子S1とS2のオン抵抗や電極間
容量の同一化と安定性 (3) 抵抗RPとRNの高安定性 (4) 抵抗R1の高安定性、など 本発明は、このように従来回路で必要とした高
精度、高価格の回路部品を一部使用しなくても従
来の回路の性能を上回ることができる回路を提供
せんとするものである。
容量の同一化と安定性 (3) 抵抗RPとRNの高安定性 (4) 抵抗R1の高安定性、など 本発明は、このように従来回路で必要とした高
精度、高価格の回路部品を一部使用しなくても従
来の回路の性能を上回ることができる回路を提供
せんとするものである。
第２図は、本発明に係るパルス幅変調回路の１
構成例を示す図である。第２図と第１図の異なる
構成箇所は、第２図においては、スイツチング素
子をS1のみとし、基準電圧ENからの電流iNを定常
的に増幅器U1へ流すようにしている。その他の
構成は、第１図と同一であるため第２図の回路構
成の説明は省略する。
構成例を示す図である。第２図と第１図の異なる
構成箇所は、第２図においては、スイツチング素
子をS1のみとし、基準電圧ENからの電流iNを定常
的に増幅器U1へ流すようにしている。その他の
構成は、第１図と同一であるため第２図の回路構
成の説明は省略する。
第２図のパルス幅変調回路の動作を以下に詳述
する。第１図と同様、入力端子１に測定対象の直
流信号E1が印加される。またコンデンサＣと増
幅器U1とで構成される積分器は、第１図と同様、
直流信号E1による電流E1／R1と、基準電圧EPに
よる電流iPと、基準電圧ENによる電流iNとを加算
積分する。そして第１図と同様、積分一周期にお
いて積分器へ流入する前記３つの電流の代数和が
ゼロとなるようにスイツチング素子S1は制御され
ている。積分一周期の時間をＴ、スイツチング素
子S1が積分周期Ｔのうちオンとなつている時間を
T1、残りの時間をT2（Ｔ＝T1＋T2）とすれば(3)
式と(4)式が成り立つ。
する。第１図と同様、入力端子１に測定対象の直
流信号E1が印加される。またコンデンサＣと増
幅器U1とで構成される積分器は、第１図と同様、
直流信号E1による電流E1／R1と、基準電圧EPに
よる電流iPと、基準電圧ENによる電流iNとを加算
積分する。そして第１図と同様、積分一周期にお
いて積分器へ流入する前記３つの電流の代数和が
ゼロとなるようにスイツチング素子S1は制御され
ている。積分一周期の時間をＴ、スイツチング素
子S1が積分周期Ｔのうちオンとなつている時間を
T1、残りの時間をT2（Ｔ＝T1＋T2）とすれば(3)
式と(4)式が成り立つ。
Ｔ・（E1／R1−iN）＋iP・T1＝０ (3)
T1−T2／T1＋T2＝2T1／Ｔ−１ (4)
(3)式、(4)式より(5)式が得られる。
T1−T2／T1＋T2＝２・iN／iP−１−２／iP・R1・E1 (5)
(5)式が意味するところは、(2)式の場合と同様パ
ルス幅T1とＴを計数することにより、測定対象
の直流信号E1を得ることができることを表わし
ている。また(5)式において、（２・iN／iP−１）はオ ート・ゼロ方式を採用することにより従来回路と
同様、ゼロ残りを自動的に補正でき測定精度に影
響を及ぼさない。
ルス幅T1とＴを計数することにより、測定対象
の直流信号E1を得ることができることを表わし
ている。また(5)式において、（２・iN／iP−１）はオ ート・ゼロ方式を採用することにより従来回路と
同様、ゼロ残りを自動的に補正でき測定精度に影
響を及ぼさない。
一方、(5)式のE1の係数２／iP・R1は、ゲイン
（GAIN）を表わし、この部分は従来回路と異な
つている。すなわち、本発明に係るパルス幅変調
回路においては、スイツチングしている基準電圧
EPによる電流iPと抵抗R1のみを安定なもので構成
すれば、高精度のパルス幅変調回路を実現するこ
とができる。電流iNの安定性は、ゲインに影響を
及ぼさない。
つている。すなわち、本発明に係るパルス幅変調
回路においては、スイツチングしている基準電圧
EPによる電流iPと抵抗R1のみを安定なもので構成
すれば、高精度のパルス幅変調回路を実現するこ
とができる。電流iNの安定性は、ゲインに影響を
及ぼさない。
従つて本発明のよる効果は次の如くである。
(1) 基準電圧ENとして高安定、高性能な素子を
必要としない。
必要としない。
(2) 抵抗RNとして高安定なものを必要としない。
(3) スイツチング素子S2が不要である。
(4) 抵抗RP、スイツチング素子S1、基準電圧EP
はその特性として従来回路の場合のようにペア
としての特性の同一性を考慮することなく、単
独の特性で使用することができる。
はその特性として従来回路の場合のようにペア
としての特性の同一性を考慮することなく、単
独の特性で使用することができる。
(5) 以上の結果、第１図における電流iNの回路部
分を大幅にコストダウンできる。
分を大幅にコストダウンできる。
なお以上の説明では、基準電圧EPをスイツチ
ングするとして説明したが、直流信号E1の極性
及び基準電圧EP，ENの極性を選ぶことにより、
基準電圧EPに代え、基準電圧ENをスイツチング
するようにしても本発明は成立する。
ングするとして説明したが、直流信号E1の極性
及び基準電圧EP，ENの極性を選ぶことにより、
基準電圧EPに代え、基準電圧ENをスイツチング
するようにしても本発明は成立する。
また第２図において、積分動作を第１図と同様
に行なうためには、種々の手段が考えられるが、
例えば、EPとENを同電圧にし抵抗RNをRPの２倍
にするか、又はRNとRPを同抵抗値としENをEPの
１／２の電圧にするような手段が考えられる。
に行なうためには、種々の手段が考えられるが、
例えば、EPとENを同電圧にし抵抗RNをRPの２倍
にするか、又はRNとRPを同抵抗値としENをEPの
１／２の電圧にするような手段が考えられる。
第１図は従来の回路の１構成例を示す図、第２
図は本発明に係るパルス幅変調回路の１構成例を
示す図、第３図は比較器３の出力波形を示す図で
ある。 R1，RP，RN……抵抗、S1，S2……スイツチン
グ素子、EP，EN……基準電圧、Ｃ……コンデン
サ、U1……増幅器、３……比較器、５……スイ
ツチ回路、７……クロツクパルス発生器。
図は本発明に係るパルス幅変調回路の１構成例を
示す図、第３図は比較器３の出力波形を示す図で
ある。 R1，RP，RN……抵抗、S1，S2……スイツチン
グ素子、EP，EN……基準電圧、Ｃ……コンデン
サ、U1……増幅器、３……比較器、５……スイ
ツチ回路、７……クロツクパルス発生器。
Claims (1)
- 【特許請求の範囲】 １ 測定対象の直流信号を導入し、該直流信号の
大きさに対応してパルス幅変調された信号を出力
する回路において、 前記直流信号による電流と第１の基準電圧から
の電流と第２の基準電圧からの電流とが印加され
る積分器と、該積分器の出力をある電圧レベルと
比較する比較器と、 を備え前記第２の基準電圧からの電流のみをパル
ス的に前記積分器へ印加し、積分１周期間におけ
る積分器へ流入する前記３つの電流の代数和がゼ
ロになるように制御されたパルス幅変調回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15342781A JPS5854726A (ja) | 1981-09-28 | 1981-09-28 | パルス幅変調回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15342781A JPS5854726A (ja) | 1981-09-28 | 1981-09-28 | パルス幅変調回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5854726A JPS5854726A (ja) | 1983-03-31 |
| JPS6410139B2 true JPS6410139B2 (ja) | 1989-02-21 |
Family
ID=15562269
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15342781A Granted JPS5854726A (ja) | 1981-09-28 | 1981-09-28 | パルス幅変調回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5854726A (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5489261U (ja) * | 1977-12-07 | 1979-06-23 |
-
1981
- 1981-09-28 JP JP15342781A patent/JPS5854726A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5854726A (ja) | 1983-03-31 |
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