JPS6410947B2 - - Google Patents
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- Publication number
- JPS6410947B2 JPS6410947B2 JP55035875A JP3587580A JPS6410947B2 JP S6410947 B2 JPS6410947 B2 JP S6410947B2 JP 55035875 A JP55035875 A JP 55035875A JP 3587580 A JP3587580 A JP 3587580A JP S6410947 B2 JPS6410947 B2 JP S6410947B2
- Authority
- JP
- Japan
- Prior art keywords
- oxide film
- thick oxide
- film
- thick
- thin oxide
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
本発明は、１トランジスタ・１キヤパシタのダ
イナミツク・メモリ・セルを有する半導体記憶装
置の製造方法に関する。
イナミツク・メモリ・セルを有する半導体記憶装
置の製造方法に関する。
従来、この種半導体記憶装置にα線が照射され
ると、その軌跡に沿つて電子・正孔対が発生し、
その電子（或いは正孔）がメモリ・キヤパシタの
情報を誤らせることが知られており、これはハー
ドの故障でなく、一時的なものであるところから
ソフト・エラーと呼ばれている。
ると、その軌跡に沿つて電子・正孔対が発生し、
その電子（或いは正孔）がメモリ・キヤパシタの
情報を誤らせることが知られており、これはハー
ドの故障でなく、一時的なものであるところから
ソフト・エラーと呼ばれている。
本発明者等は、この問題を解決すべく、第１図
に見られる半導体記憶装置を提供した（要すれば
特願昭54−166592号参照）。
に見られる半導体記憶装置を提供した（要すれば
特願昭54−166592号参照）。
図に於いて、MCはメモリ・セル部分、PCは
周辺回路部分、１はｐ型シリコン半導体基板、２
はp+型高濃度不純物層、３はメモリ・キヤパシ
タ誘電体用絶縁膜、４は多結晶シリコンからなる
電極兼ソース領域、５はフイールド用酸化膜、６
はゲート絶縁膜、７はシリコン・ゲート電極、８
はドレイン領域、９は燐硅酸ガラス膜である。
尚、周辺回路には通常のMIS電界効果トランジス
タが形成されている。
周辺回路部分、１はｐ型シリコン半導体基板、２
はp+型高濃度不純物層、３はメモリ・キヤパシ
タ誘電体用絶縁膜、４は多結晶シリコンからなる
電極兼ソース領域、５はフイールド用酸化膜、６
はゲート絶縁膜、７はシリコン・ゲート電極、８
はドレイン領域、９は燐硅酸ガラス膜である。
尚、周辺回路には通常のMIS電界効果トランジス
タが形成されている。
この装置では、メモリ・キヤパシタを絶縁膜３
と不純物層２（一方の電極）と領域４（他方の電
極）とで構成し、基板１は電荷蓄積領域として利
用していないので、α線照射に基因するソフト・
エラーに対する耐性は大きくなつている。
と不純物層２（一方の電極）と領域４（他方の電
極）とで構成し、基板１は電荷蓄積領域として利
用していないので、α線照射に基因するソフト・
エラーに対する耐性は大きくなつている。
ところで、実験に依れば、第１図装置に於いて
も、ソフト・エラー対策は完全とは云い難い状態
にあることが判つた。即ち、このメモリ・セルで
はドレイン領域８をビツト線として使用するが、
このビツト線にα線が照射された場合にもソフ
ト・エラーを生ずる。
も、ソフト・エラー対策は完全とは云い難い状態
にあることが判つた。即ち、このメモリ・セルで
はドレイン領域８をビツト線として使用するが、
このビツト線にα線が照射された場合にもソフ
ト・エラーを生ずる。
本発明は、ビツト線として用いられるドレイン
領域も基板には作らないようにして前記ソフト・
エラーの発生を防止するものであり、以下これを
詳細に説明する。
領域も基板には作らないようにして前記ソフト・
エラーの発生を防止するものであり、以下これを
詳細に説明する。
第２図乃至第８図は本発明一実施例を説明する
為の工程要所に於ける装置の要部側断面説明図で
あり、次にこれ等の図を参照しつつ説明する。
為の工程要所に於ける装置の要部側断面説明図で
あり、次にこれ等の図を参照しつつ説明する。
第２図参照
(1) ｐ型シリコン半導体基板１１に例えば熱酸化
法を適用し、イオン注入時のチヤネリング防止
用に厚さ例えば400〔Å〕程度の酸化膜１２を形
成する。
法を適用し、イオン注入時のチヤネリング防止
用に厚さ例えば400〔Å〕程度の酸化膜１２を形
成する。
(2) イオン注入法に依り硼素イオンを注入し、例
えば１×1018〔cm-3〕程度のp+型高濃度不純物
層１３を形成する。
えば１×1018〔cm-3〕程度のp+型高濃度不純物
層１３を形成する。
第３図参照
(3) 化学気相成長法を適用し、窒化シリコン膜を
成長させ、これを通常のフオト・リソグラフイ
技術にてパターニングし、メモリ・キヤパシタ
部分を覆う窒化シリコン膜マスク１４を形成す
る。
成長させ、これを通常のフオト・リソグラフイ
技術にてパターニングし、メモリ・キヤパシタ
部分を覆う窒化シリコン膜マスク１４を形成す
る。
第４図参照
(4) 熱酸化法を適用し、厚い酸化膜１５を選択的
に形成する。この酸化膜１５の成長は大きな酸
化率で急速に行なうことが好ましい。そのよう
にすると、さきに注入した硼素イオンのうち、
マスク１４の下側にあるものを除く大部分が酸
化膜１５中に取込まれるようになる。
に形成する。この酸化膜１５の成長は大きな酸
化率で急速に行なうことが好ましい。そのよう
にすると、さきに注入した硼素イオンのうち、
マスク１４の下側にあるものを除く大部分が酸
化膜１５中に取込まれるようになる。
(5) 通常のフオト・リソグラフイ技術にて酸化膜
１５のパターニングを行なう為、フオト・レジ
スト膜マスク１６を形成する。
１５のパターニングを行なう為、フオト・レジ
スト膜マスク１６を形成する。
第５図参照
(6) フオト・レジスト膜マスク１６を利用して酸
化膜１５のパターニングを行なう。ここで注意
すべきは、後に、ドレイン領域（ビツト線）を
形成する部分に厚い酸化膜１５が残留している
ことである。
化膜１５のパターニングを行なう。ここで注意
すべきは、後に、ドレイン領域（ビツト線）を
形成する部分に厚い酸化膜１５が残留している
ことである。
(7) フオト・レジスト膜マスク１６及び窒化シリ
コン膜１４を除去してから、気相エピタキシヤ
ル成長法を適用し、シリコン半導体層を成長さ
せる。シリコン半導体層は基板１１に接してい
る部分は単結晶シリコン半導体層１７Ｓに、ま
た、酸化膜１２，１５に接している部分は多結
晶シリコン半導体層１７Ｐになる。
コン膜１４を除去してから、気相エピタキシヤ
ル成長法を適用し、シリコン半導体層を成長さ
せる。シリコン半導体層は基板１１に接してい
る部分は単結晶シリコン半導体層１７Ｓに、ま
た、酸化膜１２，１５に接している部分は多結
晶シリコン半導体層１７Ｐになる。
又、上記気相エピタキシヤル成長法の代り
に、CVD法によりシリコン半導体層を成長さ
せ、レーザーアニール法により、前記と同様に
単結晶シリコン半導体層１７Ｓ及び多結晶シリ
コン半導体層１７Ｐを形成することができる。
に、CVD法によりシリコン半導体層を成長さ
せ、レーザーアニール法により、前記と同様に
単結晶シリコン半導体層１７Ｓ及び多結晶シリ
コン半導体層１７Ｐを形成することができる。
第６図参照
(8) 熱酸化法を適用し、ゲート酸化膜１８を形成
する。
する。
(9) 化学気相成長法を適用し、窒化シリコン膜を
成長させ、これを通常のフオト・リソグラフイ
技術にてパターニングし、活性領域を覆う窒化
シリコン膜マスク１９を形成する。
成長させ、これを通常のフオト・リソグラフイ
技術にてパターニングし、活性領域を覆う窒化
シリコン膜マスク１９を形成する。
(10) 熱酸化法を適用し、フイールド用酸化膜２０
を形成する。
を形成する。
第７図参照
(11) 窒化シリコン膜マスク１９を除去してから化
学気相成長法を適用して多結晶シリコン膜を形
成し、それを通常のフオト・リソグラフイ技術
にてパターニングし、シリコン・ゲート電極２
１Gr，２１Ｇを形成する。
学気相成長法を適用して多結晶シリコン膜を形
成し、それを通常のフオト・リソグラフイ技術
にてパターニングし、シリコン・ゲート電極２
１Gr，２１Ｇを形成する。
(12) イオン注入法を適用し、例えば砒素イオンを
注入し、n+型電極兼ソース領域２２Sr，n+型
ドレイン領域２２Dr（ビツト線）、n+型ソース
領域２２Ｓ，n+型ドレイン領域２２Ｄなどを
形成する。
注入し、n+型電極兼ソース領域２２Sr，n+型
ドレイン領域２２Dr（ビツト線）、n+型ソース
領域２２Ｓ，n+型ドレイン領域２２Ｄなどを
形成する。
第８図参照
(13) 化学気相成長法を適用し、燐硅酸ガラス膜
２３を形成する。
２３を形成する。
(14) この後、通常の技法に依り、コンタクト窓
開き、配線形成などを行なつて完成する。
開き、配線形成などを行なつて完成する。
このようにして製造した記憶装置に於けるメモ
リ・セル部分は、トランスフア・ゲート酸・トラ
ンジスタのドレイン領域までも酸化膜上の多結晶
シリコン半導体層を利用して形成されているか
ら、基板中に喰込んでいる領域は全く存在しな
い。そして、前記ドレイン領域が基板と接触して
いる面積は僅少であるから、それに依る空乏層の
拡がりは小さく、α線に対する耐性は向上する。
リ・セル部分は、トランスフア・ゲート酸・トラ
ンジスタのドレイン領域までも酸化膜上の多結晶
シリコン半導体層を利用して形成されているか
ら、基板中に喰込んでいる領域は全く存在しな
い。そして、前記ドレイン領域が基板と接触して
いる面積は僅少であるから、それに依る空乏層の
拡がりは小さく、α線に対する耐性は向上する。
前記構成を採つた場合ビツト線として用いられ
るドレイン領域の容量増加が懸念される。しかし
ながら、ドレイン領域の下に在る酸化膜はフイー
ルド用酸化膜と同程度に厚く、必要あれば更に厚
くすることができるので、容量増加に基因するス
ピード低下の惧れはない。
るドレイン領域の容量増加が懸念される。しかし
ながら、ドレイン領域の下に在る酸化膜はフイー
ルド用酸化膜と同程度に厚く、必要あれば更に厚
くすることができるので、容量増加に基因するス
ピード低下の惧れはない。
第１図は従来装置の要部側断面説明図、第２図
乃至第８図は本発明一実施例を説明する為の工程
要所に於ける装置の要部側断面説明図である。 図に於いて、１１は基板、１２は酸化膜、１３
はp+型高濃度不純物層、１４はマスク、１５は
酸化膜、１６はマスク、１７Ｓ，１７Ｐはシリコ
ン半導体層、１８は酸化膜、１９はマスク、２０
は酸化膜、２１Gr，２１Ｇはゲート電極、２２
Sr，２２Ｓはソース領域、２２Dr，２２Ｄはド
レイン領域、２３は燐硅酸ガラス膜である。
乃至第８図は本発明一実施例を説明する為の工程
要所に於ける装置の要部側断面説明図である。 図に於いて、１１は基板、１２は酸化膜、１３
はp+型高濃度不純物層、１４はマスク、１５は
酸化膜、１６はマスク、１７Ｓ，１７Ｐはシリコ
ン半導体層、１８は酸化膜、１９はマスク、２０
は酸化膜、２１Gr，２１Ｇはゲート電極、２２
Sr，２２Ｓはソース領域、２２Dr，２２Ｄはド
レイン領域、２３は燐硅酸ガラス膜である。
Claims (1)
- １ 半導体基板の少なくともメモリ・キヤパシタ
を形成すべき部分を覆う薄い酸化膜を形成し、次
いで、選択的酸化を行なつて前記部分を除く他の
部分に厚い酸化膜を形成し、次いで、それ等酸化
膜をパターニングして少なくとも前記部分を覆う
薄い酸化膜とそれに連らなる厚い酸化膜の一部と
該厚い酸化膜の一部にチヤネル領域となるべき部
分を挾んで対向する厚い酸化膜とを残し、次い
で、シリコン半導体層を成長させそれをパターニ
ングして少なくとも前記薄い酸化膜とそれに連な
る厚い酸化膜の一部の上にメモリ・キヤパシタの
電極を兼ねたトランスフア・ゲート・トランジス
タの一方の不純物含有領域及び前記チヤネル領域
となるべき部分を挾んで対向する厚い酸化膜の上
に前記トランスフア・ゲート・トランジスタの他
方の不純物含有領域をそれぞれ形成する工程が含
まれてなることを特徴とする半導体記憶装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3587580A JPS56133866A (en) | 1980-03-21 | 1980-03-21 | Manufacture of semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3587580A JPS56133866A (en) | 1980-03-21 | 1980-03-21 | Manufacture of semiconductor memory |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56133866A JPS56133866A (en) | 1981-10-20 |
| JPS6410947B2 true JPS6410947B2 (ja) | 1989-02-22 |
Family
ID=12454163
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3587580A Granted JPS56133866A (en) | 1980-03-21 | 1980-03-21 | Manufacture of semiconductor memory |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56133866A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6151965A (ja) * | 1984-08-22 | 1986-03-14 | Nec Corp | 半導体記憶装置 |
| JPS6151964A (ja) * | 1984-08-22 | 1986-03-14 | Nec Corp | 半導体装置 |
-
1980
- 1980-03-21 JP JP3587580A patent/JPS56133866A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56133866A (en) | 1981-10-20 |
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