JPS6412414B2 - - Google Patents
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- Publication number
- JPS6412414B2 JPS6412414B2 JP54074129A JP7412979A JPS6412414B2 JP S6412414 B2 JPS6412414 B2 JP S6412414B2 JP 54074129 A JP54074129 A JP 54074129A JP 7412979 A JP7412979 A JP 7412979A JP S6412414 B2 JPS6412414 B2 JP S6412414B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- latch
- signal
- phase
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000010586 diagram Methods 0.000 description 9
- 230000010363 phase shift Effects 0.000 description 4
- 238000000034 method Methods 0.000 description 3
- 101100440639 Drosophila melanogaster Cont gene Proteins 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 230000000737 periodic effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/131—Digitally controlled
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Pulse Circuits (AREA)
Description
デイジタル回路で装置を実現する場合、装置の
基本動作速度を規定するクロツク信号は必要不可
欠なものである。またそのクロツク信号も回路の
遅延などに合わせてさまざまな位相のものが要求
される。このような複数の位相のクロツク信号を
生成する方法としてアナログ遅延回路を用いて実
現する方法と、極めて高速なマスタクロツクを内
部に有し、そのマスタクロツクの周期単位でデイ
ジタル的にクロツク信号の位相をずらせたものを
生成して複数の位相のクロツクを生成する方法と
がある。本発明はこのうちデイジタル処理により
さまざまな位相のクロツク信号を生成するデイジ
タル位相可変回路に関するものである。 従来知られている位相可変回路は取り出す移相
量を必要な位相の状態数だけ用意しておき切替え
て使用する方法がある。しかし位相の状態数が多
くなると回路が大型化する欠点があつた。 本発明の目的はこれらの欠点を除き安定に位相
を変化できる回路を提供することにある。 本発明によると、入力信号がラツチパルスの論
理レベル「１」でそのまま出力され、論理レベル
「１」から「０」に変化するところでサンプルし、
論理レベルが「０」の状態でホールドされるよう
なラツチ回路を複数個含み初段に入力した信号が
最終段から出力されるような縦続接続回路と、入
力信号に対して2n倍となる信号を計数する複数段
の２進計数回路と、該計数回路の各段出力をそれ
ぞれ制御回路を介してラツチパルスとして前記縦
続接続回路に供給する手段とを備え、前記制御回
路においてラツチパルスの通過を制御信号で制御
するようにした位相可変回路が得られる。 以下図面を用いて詳しく説明する。 第１図は従来の位相可変回路の構成を示すブロ
ツク図である。入力端子１０１に入つたクロツク
信号は、位相θなる遅延を与える縦続接続された
遅延回路１０２〜１０８に入り、各遅延回路の出
力に得られる８通りの位相をスイツチ１０９で切
替え出力端子１１０に所望の移相量を取り出す。
このように従来の位相可変回路は必要な位相の状
態数だけ遅延回路を用意しておかなければならず
状態数の増加が回路の大型化となる欠点があつ
た。 第２図は本発明によるデイジタル位相可変回路
の実施例を示す構成図であり、第３図イ〜トは第
２図の動作を説明するための波形図である。本実
施例は第１図で説明した８通りの位相の状態数を
切替える位相切替えを３つの制御線を制御するこ
とで行なつたものである。なお計数回路は４段の
同期式カウンタ、ラツチ回路は３つ縦続接続した
ものである。 本実施例ではカウンタ２０２の最終段出力、す
なわちマスタ・クロツク信号を1/16分周したもの
が第１図の端子１０１から入力されるクロツク信
号に相当するものであるものとして説明する。 入力端子２０１に入つた高速のマスタ・クロツ
ク信号は、４段の同期式カウンタ２０２に入り各
段出力に1/2・1/4・1/8・1/16分周されたパルス
を発生する。 ここでクロツク信号を入力とするラツチ回路２
０３は、マスタ・クロツク信号を1/8分周したラ
ツチパルスロにより90度の遅延を与えられる（波
形図ハ）。ラツチ回路２０４の出力信号ハはマス
タ・クロツク信号を1/4分周したラツチパルスニ
により45度の遅延を与えられる（波形図ホ）。ラ
ツチ回路２０５の出力信号ホはマスタ・クロツク
信号を1/2分周したラツチパルスヘにより22.5゜の
遅延（波形図ト）を与えられ出力端子２１０に出
力される。 以上の動作は、入力端子２０９の３つの制御線
CONT.1〜CONT.3の論理レベルが全て「０」状
態でカウンタ各段の出力は論理和回路（OR回
路）２０６〜２０８を全通過の状態である。な
お、各ラツチ回路はラツチパルスの論理レベルが
「１」のとき、入力信号をそのまま出力する機能
を持つているので入力端子２０９の３つの制御線
を制御信号で制御することで８通りの位相の状態
数をとることができる。制御信号の論理レベルが
全て「０」のとき位相を０度とすると、制御信号
によつて次表のような位相変化が得られる。
基本動作速度を規定するクロツク信号は必要不可
欠なものである。またそのクロツク信号も回路の
遅延などに合わせてさまざまな位相のものが要求
される。このような複数の位相のクロツク信号を
生成する方法としてアナログ遅延回路を用いて実
現する方法と、極めて高速なマスタクロツクを内
部に有し、そのマスタクロツクの周期単位でデイ
ジタル的にクロツク信号の位相をずらせたものを
生成して複数の位相のクロツクを生成する方法と
がある。本発明はこのうちデイジタル処理により
さまざまな位相のクロツク信号を生成するデイジ
タル位相可変回路に関するものである。 従来知られている位相可変回路は取り出す移相
量を必要な位相の状態数だけ用意しておき切替え
て使用する方法がある。しかし位相の状態数が多
くなると回路が大型化する欠点があつた。 本発明の目的はこれらの欠点を除き安定に位相
を変化できる回路を提供することにある。 本発明によると、入力信号がラツチパルスの論
理レベル「１」でそのまま出力され、論理レベル
「１」から「０」に変化するところでサンプルし、
論理レベルが「０」の状態でホールドされるよう
なラツチ回路を複数個含み初段に入力した信号が
最終段から出力されるような縦続接続回路と、入
力信号に対して2n倍となる信号を計数する複数段
の２進計数回路と、該計数回路の各段出力をそれ
ぞれ制御回路を介してラツチパルスとして前記縦
続接続回路に供給する手段とを備え、前記制御回
路においてラツチパルスの通過を制御信号で制御
するようにした位相可変回路が得られる。 以下図面を用いて詳しく説明する。 第１図は従来の位相可変回路の構成を示すブロ
ツク図である。入力端子１０１に入つたクロツク
信号は、位相θなる遅延を与える縦続接続された
遅延回路１０２〜１０８に入り、各遅延回路の出
力に得られる８通りの位相をスイツチ１０９で切
替え出力端子１１０に所望の移相量を取り出す。
このように従来の位相可変回路は必要な位相の状
態数だけ遅延回路を用意しておかなければならず
状態数の増加が回路の大型化となる欠点があつ
た。 第２図は本発明によるデイジタル位相可変回路
の実施例を示す構成図であり、第３図イ〜トは第
２図の動作を説明するための波形図である。本実
施例は第１図で説明した８通りの位相の状態数を
切替える位相切替えを３つの制御線を制御するこ
とで行なつたものである。なお計数回路は４段の
同期式カウンタ、ラツチ回路は３つ縦続接続した
ものである。 本実施例ではカウンタ２０２の最終段出力、す
なわちマスタ・クロツク信号を1/16分周したもの
が第１図の端子１０１から入力されるクロツク信
号に相当するものであるものとして説明する。 入力端子２０１に入つた高速のマスタ・クロツ
ク信号は、４段の同期式カウンタ２０２に入り各
段出力に1/2・1/4・1/8・1/16分周されたパルス
を発生する。 ここでクロツク信号を入力とするラツチ回路２
０３は、マスタ・クロツク信号を1/8分周したラ
ツチパルスロにより90度の遅延を与えられる（波
形図ハ）。ラツチ回路２０４の出力信号ハはマス
タ・クロツク信号を1/4分周したラツチパルスニ
により45度の遅延を与えられる（波形図ホ）。ラ
ツチ回路２０５の出力信号ホはマスタ・クロツク
信号を1/2分周したラツチパルスヘにより22.5゜の
遅延（波形図ト）を与えられ出力端子２１０に出
力される。 以上の動作は、入力端子２０９の３つの制御線
CONT.1〜CONT.3の論理レベルが全て「０」状
態でカウンタ各段の出力は論理和回路（OR回
路）２０６〜２０８を全通過の状態である。な
お、各ラツチ回路はラツチパルスの論理レベルが
「１」のとき、入力信号をそのまま出力する機能
を持つているので入力端子２０９の３つの制御線
を制御信号で制御することで８通りの位相の状態
数をとることができる。制御信号の論理レベルが
全て「０」のとき位相を０度とすると、制御信号
によつて次表のような位相変化が得られる。
【表】
〓 〓内は論理レベル
第２図の実施例は最高157.5度の移相量をとり
得るが1/16分周されたパルス信号の極性を制御信
号で切替えることのできる回路に通すことで、16
通りの位相の状態数と最高337.5度の移相量をと
ることができる。 本実施例では位相の調節をクロツク信号に対し
て行なうとして説明したが、他の周期信号に対し
ても同様にできることは明らかである。 第２図におけるラツチ回路２０３の入力を一般
的なデジタル信号にすれば、その信号に対する遅
延回路を容易に実現できる。 以上説明したように本発明によれば、ｍ個
（ｍ：整数）の制御線を制御信号で制御すること
で2m通りの位相状態をとることができる。
第２図の実施例は最高157.5度の移相量をとり
得るが1/16分周されたパルス信号の極性を制御信
号で切替えることのできる回路に通すことで、16
通りの位相の状態数と最高337.5度の移相量をと
ることができる。 本実施例では位相の調節をクロツク信号に対し
て行なうとして説明したが、他の周期信号に対し
ても同様にできることは明らかである。 第２図におけるラツチ回路２０３の入力を一般
的なデジタル信号にすれば、その信号に対する遅
延回路を容易に実現できる。 以上説明したように本発明によれば、ｍ個
（ｍ：整数）の制御線を制御信号で制御すること
で2m通りの位相状態をとることができる。
第１図は従来の位相可変回路を示す構成図、第
２図は本発明によるデイジタル位相可変回路の実
施例を示す構成図、第３図は第２図の動作を説明
するための波形図である。 図において、１０１，２０１，２０９は入力端
子、１０２〜１０８は遅延回路、１０９はスイツ
チ、２０２はカウンタ、２０３〜２０５はラツチ
回路、２０６〜２０８は論理和回路、１１０，２
１０は出力端子である。
２図は本発明によるデイジタル位相可変回路の実
施例を示す構成図、第３図は第２図の動作を説明
するための波形図である。 図において、１０１，２０１，２０９は入力端
子、１０２〜１０８は遅延回路、１０９はスイツ
チ、２０２はカウンタ、２０３〜２０５はラツチ
回路、２０６〜２０８は論理和回路、１１０，２
１０は出力端子である。
Claims (1)
- １ 入力信号がラツチパルスの論理レベル「１」
でそのまま出力され、論理レベルが「１」から
「０」に変化するところでサンプルし、論理レベ
ルが「０」の状態でホールドされるようなラツチ
回路を複数個含み、初段に入力信号を加えて最終
段から出力信号を得るような前記ラツチ回路の縦
続接続回路と、入力信号の周波数の2n（ｎ：整数）
倍の周波数のクロツク信号を計数する複数段（ｍ
段）の２進計数回路と、該計数器のｍ個の各段出
力をそれぞれｍ個の制御回路を介してラツチパル
スとして前記縦続接続回路の各段に供給する手段
とを備え、前記ｍ個のそれぞれの制御回路におい
てラツチパルスの通過をｍ本の制御信号で制御す
ることによつて位相制御を行ない位相を可変とし
たことを特徴とするデイジタル位相可変回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7412979A JPS55166331A (en) | 1979-06-12 | 1979-06-12 | Digital phase variable circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7412979A JPS55166331A (en) | 1979-06-12 | 1979-06-12 | Digital phase variable circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55166331A JPS55166331A (en) | 1980-12-25 |
| JPS6412414B2 true JPS6412414B2 (ja) | 1989-02-28 |
Family
ID=13538265
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7412979A Granted JPS55166331A (en) | 1979-06-12 | 1979-06-12 | Digital phase variable circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS55166331A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6081147A (en) | 1994-09-29 | 2000-06-27 | Fujitsu Limited | Timing controller and controlled delay circuit for controlling timing or delay time of a signal by changing phase thereof |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5050851A (ja) * | 1973-09-04 | 1975-05-07 | ||
| JPS5428559A (en) * | 1977-08-08 | 1979-03-03 | Nec Corp | Signal delay device |
| DE3038369A1 (de) * | 1979-10-11 | 1981-04-23 | James K. Phoenix Ariz. Gaylord | Zuendsystem fuer einen verbrennungsmotor |
-
1979
- 1979-06-12 JP JP7412979A patent/JPS55166331A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55166331A (en) | 1980-12-25 |
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