JPS60145723A - ジツタ発生器 - Google Patents
ジツタ発生器Info
- Publication number
- JPS60145723A JPS60145723A JP220684A JP220684A JPS60145723A JP S60145723 A JPS60145723 A JP S60145723A JP 220684 A JP220684 A JP 220684A JP 220684 A JP220684 A JP 220684A JP S60145723 A JPS60145723 A JP S60145723A
- Authority
- JP
- Japan
- Prior art keywords
- output
- shift register
- signal
- delay control
- jitter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ）０発明の技術分野
本発明はジッタ発生器に係り、特にディジタル制御によ
りジッタｉＪ及び周波数を任意に変化させることが可能
な簡易形のジッタ発生器に関するものである。
りジッタｉＪ及び周波数を任意に変化させることが可能
な簡易形のジッタ発生器に関するものである。
（ｂ〕、従来技術と問題点
従来技術に依ると成る周波数のパルス発振器を用意し、
其のパルスを基にして色々の信号パターンを作り、此れ
を信号源としてディジタル通信装置に対する各種試験に
利用していた。
其のパルスを基にして色々の信号パターンを作り、此れ
を信号源としてディジタル通信装置に対する各種試験に
利用していた。
此の様な信号源にジッタ信号が必要な時は前記パルス発
振器に対し周波数変調を行ってジッタを発生させていた
。
振器に対し周波数変調を行ってジッタを発生させていた
。
然し此の様なジッタ発生器では位相変調器等を必要とす
る為回路構成が複雑となるだけでなく、発生し得るジッ
タ巾に限度があると云う欠点があった。
る為回路構成が複雑となるだけでなく、発生し得るジッ
タ巾に限度があると云う欠点があった。
（Ｃ）９発明の目的
本発明の目的は従来技術の有する上記の欠点を除去し、
ジッタ巾及び周波数を任急に変化さセることが可能な簡
易形のジッタ発生器を提供することである。
ジッタ巾及び周波数を任急に変化さセることが可能な簡
易形のジッタ発生器を提供することである。
（ｄ）８発明の構成
上記の目的は本発明によれば、シフトレジスタ回路、遅
延制御回路、前記両回路の夫々の出力の論理積を取るア
ンドゲート回路及び前記各アンドゲート回路の出力の論
理和を取るオアゲートから構成され、入力信号を前記シ
フトレジスタ回路に印加し、前記入力信号の周波数より
十分高い周波数のクロックを前記シフトレジスタ回路及
び遅延制御回路に印加し、前記遅延制御回路の出力を制
御することにより任意のジッタＩＪの出力信号を得るこ
とを特徴とするジッタ発生器を提供することにより達成
される。
延制御回路、前記両回路の夫々の出力の論理積を取るア
ンドゲート回路及び前記各アンドゲート回路の出力の論
理和を取るオアゲートから構成され、入力信号を前記シ
フトレジスタ回路に印加し、前記入力信号の周波数より
十分高い周波数のクロックを前記シフトレジスタ回路及
び遅延制御回路に印加し、前記遅延制御回路の出力を制
御することにより任意のジッタＩＪの出力信号を得るこ
とを特徴とするジッタ発生器を提供することにより達成
される。
（ｅ）１発明の実施例
第１図は本発明に依るジッタ発生器の一実施例を示すブ
ロック図である。
ロック図である。
図中、５ＨＩＦＴはシフトレジスタ、ＤＥＬＡＹは遅延
制御部、ＳＷはスイッチ部、Ａ１−Ａｎは夫々アンドゲ
ート、ＯＲはオアゲート、ＩＮは入力信号を印加する入
力端子、ＯＵＴは入力信号功（ジッタを受けた後出力さ
れる出力端子、ＣＬＯＣＫはクロックの印加する端子で
ある。
制御部、ＳＷはスイッチ部、Ａ１−Ａｎは夫々アンドゲ
ート、ＯＲはオアゲート、ＩＮは入力信号を印加する入
力端子、ＯＵＴは入力信号功（ジッタを受けた後出力さ
れる出力端子、ＣＬＯＣＫはクロックの印加する端子で
ある。
以下図に従って本発明の詳細な説明する。
入力信号をシフトレジスタＳＨＩ ＦＴに印加する。此
の場合シフトレジスタ５ＨＩＦＴのクロック周波数は入
力信号に比べて十分高い周波数に選定しておく。
の場合シフトレジスタ５ＨＩＦＴのクロック周波数は入
力信号に比べて十分高い周波数に選定しておく。
シフトレジスタ５ＨＩＦＴは第１図に示す様にｎ段のシ
フトレジスタで、其の中間段の出力Ｑｐ（ρ＝１−ｎ）
には人力信号がクロックのｐ相分遅延受けた形で出力さ
れる。此の様なシフトレジスタ５ＨＩＦＴの各段の出力
Ｑ１．．Ｑ２ ・・・・Ｑｎは夫々スイッチ部ＳＷのア
ンドゲートＡＩ、Ａ２ ・・・・Ａｎの一方の入力に加
えられる。
フトレジスタで、其の中間段の出力Ｑｐ（ρ＝１−ｎ）
には人力信号がクロックのｐ相分遅延受けた形で出力さ
れる。此の様なシフトレジスタ５ＨＩＦＴの各段の出力
Ｑ１．．Ｑ２ ・・・・Ｑｎは夫々スイッチ部ＳＷのア
ンドゲートＡＩ、Ａ２ ・・・・Ａｎの一方の入力に加
えられる。
一方遅延制御部ＤＥＬＡＹにはクロックが印加され、其
の出力端子り、、Ｄ２ ・・・・Ｄｎには夫々クロンク
のｎ相分を周期とする制御信号が順次出力され、此れ等
出力信号は夫々スイッチ部ＳＷのアンドゲートＡ、 、
Ａ２ ・・・・Ａｎの他の入力に加えられる。
の出力端子り、、Ｄ２ ・・・・Ｄｎには夫々クロンク
のｎ相分を周期とする制御信号が順次出力され、此れ等
出力信号は夫々スイッチ部ＳＷのアンドゲートＡ、 、
Ａ２ ・・・・Ａｎの他の入力に加えられる。
スイッチ部ＳＷに於いては、遅延制御部ＤＥＬＡＹから
の信号により遅延制御部ＤＥＬＡＹで選択された遅延量
に相当するアンドゲートＡを開き、オアゲートＯＲを経
由して出力する。
の信号により遅延制御部ＤＥＬＡＹで選択された遅延量
に相当するアンドゲートＡを開き、オアゲートＯＲを経
由して出力する。
此の様に遅延量を変化させることにより入力信号と同一
のパルス中を持つ出力信号に対し任意のジッタ中を与え
ることが出来る。
のパルス中を持つ出力信号に対し任意のジッタ中を与え
ることが出来る。
第２図は本発明に依るジッタ発生器の一応用例を示すブ
ロック図である。
ロック図である。
図中、Ｆｌ、Ｆ２は夫々Ｄ型フリップ・フロップ、１６
ｃＯＵＮＴＥＲは１６進カウンタ、ＩＮＶはインバータ
で、其の他の記号、数字は第１図と同一である。
ｃＯＵＮＴＥＲは１６進カウンタ、ＩＮＶはインバータ
で、其の他の記号、数字は第１図と同一である。
第２図に示す回路はシフトレジスタ部に２個のＤ型フリ
ップ・フロップＦ１、Ｆ２を、遅延制御部に１６進カウ
ンタ１６ｃＯＵＮＴＥＲを夫々使用する例であり、従っ
てジッタ中は１クロック分であり、而も其のジッタｌ】
は８クロツク経過すると０となり更に８クロツク経過す
ると再び１クロック分となり、此れを１６クロソク毎に
繰り返す出力信号が得られる。
ップ・フロップＦ１、Ｆ２を、遅延制御部に１６進カウ
ンタ１６ｃＯＵＮＴＥＲを夫々使用する例であり、従っ
てジッタ中は１クロック分であり、而も其のジッタｌ】
は８クロツク経過すると０となり更に８クロツク経過す
ると再び１クロック分となり、此れを１６クロソク毎に
繰り返す出力信号が得られる。
第３図の＋ａｌは本発明に依るジッタ発生器の一応用例
を示すブロック図である。
を示すブロック図である。
第３図の（ｂｌは第３図の（ａｌに示す回路の動作を説
明する為の図である。
明する為の図である。
図中、Ａ／ＤはＡ／Ｄ変換器、ＥＮＣＯＤＥＲはエンコ
ーダで其の他の記号、数字は第１図及び第２図と同一で
ある。
ーダで其の他の記号、数字は第１図及び第２図と同一で
ある。
本発明例では遅延制御部にＡ／Ｄ変換器Ａ／Ｄ、及び其
の出力側にエンコーダＥＮＣＯＤＥＲを接続した回路を
使用している。
の出力側にエンコーダＥＮＣＯＤＥＲを接続した回路を
使用している。
此の場合には入力のアナログ信号（図に於いては振幅へ
の正弦波信号の例を示す）の振幅Ａに比例するジッタ中
を持ち、且つ其のジッタ１１Ｊが入力のアナログ信号の
周波数ｆで変化するジッタ信号が得られる。
の正弦波信号の例を示す）の振幅Ａに比例するジッタ中
を持ち、且つ其のジッタ１１Ｊが入力のアナログ信号の
周波数ｆで変化するジッタ信号が得られる。
即ち、ジッタ中Δφ＝２Ａ−に
但しＫはエンコーダＥＮＣＯＤＥＲにより決まる定数で
ある。
ある。
ジッタ周波数ｆ＝１／Ｔ
但しＴはジッタ周期である。
此の様に遅延制御部により任意のシック中の信号を作る
ことが出来且つジッタ中を希望のモードにより変化させ
ることが出来る。
ことが出来且つジッタ中を希望のモードにより変化させ
ることが出来る。
（ｒ）９発明の効果
以上詳細に説明した様に本発明によれば、ジッタ中及び
周波数を任意に変化させることが可能な簡易形のジッタ
発生器を実現出来ると云う大きい効果がある。
周波数を任意に変化させることが可能な簡易形のジッタ
発生器を実現出来ると云う大きい効果がある。
第１図は本発明に依るジッタ発生器の一実施例を示すブ
ロック図である。 第２図は本発明に依るジッタ発生器の一応用例を示すブ
ロック図である。 第３図の（ａｌは本発明に依るシック発生器の一応用例
を示すブロック図である。 第３図の（ｂｌは第３図の（ａｌに示す回路の動作を説
明する為の図である。 図中、５ＨＩＦＴはシフトレジスタ、ＤＥＬＡＹは遅延
制御部、ＳＷはスイッチ部、Ａ１〜Ａｎは夫々アントゲ
ート、ＯＲはオアゲート、ＩＮは入力信号が印加する入
力端子、ＯＵＴは人力信号がジッタを受けた後出力され
る出力端子、ＣＬＯＣＫはクロックの印加する端子、Ｆ
ｉ Ｆ２は夫ｋＤ型フリップ・フロップ、１６ＣＣＩＮ
ＴＥＲは１６進カウンク、ｒＮＶはインハーク、Ａ／Ｄ
はＡ／Ｄ変換器、ＥＮＣＯＤＥＩ？はエンコーダである
。 ％ １ 図 ％ ３ 図 （α） （ｂ）
ロック図である。 第２図は本発明に依るジッタ発生器の一応用例を示すブ
ロック図である。 第３図の（ａｌは本発明に依るシック発生器の一応用例
を示すブロック図である。 第３図の（ｂｌは第３図の（ａｌに示す回路の動作を説
明する為の図である。 図中、５ＨＩＦＴはシフトレジスタ、ＤＥＬＡＹは遅延
制御部、ＳＷはスイッチ部、Ａ１〜Ａｎは夫々アントゲ
ート、ＯＲはオアゲート、ＩＮは入力信号が印加する入
力端子、ＯＵＴは人力信号がジッタを受けた後出力され
る出力端子、ＣＬＯＣＫはクロックの印加する端子、Ｆ
ｉ Ｆ２は夫ｋＤ型フリップ・フロップ、１６ＣＣＩＮ
ＴＥＲは１６進カウンク、ｒＮＶはインハーク、Ａ／Ｄ
はＡ／Ｄ変換器、ＥＮＣＯＤＥＩ？はエンコーダである
。 ％ １ 図 ％ ３ 図 （α） （ｂ）
Claims (1)
- シフトレジスタ回路、遅延制御回路、前記両回路の夫々
の出力の論理積を取るアンドゲート回路及び前記各アン
ドゲート回路の出力の論理和を取るオアゲートから構成
され、入力信号を前記シフトレジスタ回路に印加し、前
記人力信号の周波数より十分高い周波数のクロックを前
記シフトレジスタ回路及び遅延制御回路に印加し、前記
遅延制御回路の出力を制御することにより任意のシック
中の出力信号を得ることを特徴とするジッタ発生器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP220684A JPS60145723A (ja) | 1984-01-10 | 1984-01-10 | ジツタ発生器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP220684A JPS60145723A (ja) | 1984-01-10 | 1984-01-10 | ジツタ発生器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60145723A true JPS60145723A (ja) | 1985-08-01 |
Family
ID=11522876
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP220684A Pending JPS60145723A (ja) | 1984-01-10 | 1984-01-10 | ジツタ発生器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60145723A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0251744A (ja) * | 1988-08-15 | 1990-02-21 | Anritsu Corp | 誤りパルス付加回路 |
-
1984
- 1984-01-10 JP JP220684A patent/JPS60145723A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0251744A (ja) * | 1988-08-15 | 1990-02-21 | Anritsu Corp | 誤りパルス付加回路 |
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