JPS642249B2 - - Google Patents
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- Publication number
- JPS642249B2 JPS642249B2 JP15785479A JP15785479A JPS642249B2 JP S642249 B2 JPS642249 B2 JP S642249B2 JP 15785479 A JP15785479 A JP 15785479A JP 15785479 A JP15785479 A JP 15785479A JP S642249 B2 JPS642249 B2 JP S642249B2
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- JP
- Japan
- Prior art keywords
- analog
- digital converter
- value
- digital
- evaluated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Testing Electric Properties And Detecting Electric Faults (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
本発明は、アナログ・デジタル変換器評価装
置、特に与えられたアナログ・デジタル変換器に
ついて当該アナログ・デジタル変換器の少なくと
も最下位ビツトが切換わる変化点のアナログ入力
レベルを長時間の平均値を求めることによつて評
価するようにしたアナログ・デジタル変換器評価
装置に関するものである。
置、特に与えられたアナログ・デジタル変換器に
ついて当該アナログ・デジタル変換器の少なくと
も最下位ビツトが切換わる変化点のアナログ入力
レベルを長時間の平均値を求めることによつて評
価するようにしたアナログ・デジタル変換器評価
装置に関するものである。
一般にデジタル・アナログ変換器を評価するこ
とは比較的簡単であり、例えば予め定めたデジタ
ル値を入力せしめてそのアナログ出力レベルを測
定して平均化すれば足りる。しかし、アナログ・
デジタル変換器を評価するに当つては、該アナロ
グ・デジタル変換器からのデジタル出力が或る値
ｉから１つ上位の値（ｉ＋１）に変化する変化点
に相当するアナログ入力レベルを測定して平均化
することが必要であつて困難である。即ちアナロ
グ・デジタル変換器自体の例えば増幅器の増幅度
が時間と共に確率的に変化することから、上記平
均値を求めてゆくことはきわめて困難である。
とは比較的簡単であり、例えば予め定めたデジタ
ル値を入力せしめてそのアナログ出力レベルを測
定して平均化すれば足りる。しかし、アナログ・
デジタル変換器を評価するに当つては、該アナロ
グ・デジタル変換器からのデジタル出力が或る値
ｉから１つ上位の値（ｉ＋１）に変化する変化点
に相当するアナログ入力レベルを測定して平均化
することが必要であつて困難である。即ちアナロ
グ・デジタル変換器自体の例えば増幅器の増幅度
が時間と共に確率的に変化することから、上記平
均値を求めてゆくことはきわめて困難である。
本発明は上記の点を解決することを目的として
おり、評価対象アナログ・デジタル変換器からの
デジタル出力が或る値ｉから（ｉ＋１）に変化し
また値（ｉ＋１）からｉに変化する確率が例えば
50対50となるアナログ入力レベルを効率よく測定
すると共に、測定系を含めてヒステリシスがあつ
ても即ち値ｉから（ｉ＋１）への変化点と値（ｉ
＋１）からｉへの変化点とに差異があつても、該
ヒステリシスを平滑化して測定し得るようにする
ことを目的としており、かつ平滑化して測定する
に当たつて被測定値が安定した値を示し得るよう
にすることを目的としている。そしてそのために
本発明のアナログ・デジタル変換器評価装置は、
与えられたアナログ入力に対応したデジタル出力
を発生するアナログ・デジタル変換器を評価対象
アナログ・デジタル変換器とし、該評価対象アナ
ログ・デジタル変換器からのデジタル出力の少な
くとも最下位ビツトが変化する変化点に対応する
アナログ入力レベルを測定するアナログ・デジタ
ル変換器評価装置において、 所望するデジタル値を外部から設定するコード
設定部、 当該外部から設定されたデジタル値と上記評価
対象アナログ・デジタル変換器出力とを比較する
比較器、 該比較器の判定結果出力にもとづいてカウント
アツプ又はカウントダウンされ、カウント値が上
限値を超えたことを示す信号と下限値を超えたこ
とを示す信号とによつてカウント値を上記上限値
と上記下限値との中間点にリセツトされるアツプ
ダウンカウンタと、該アツプダウンカウンタから
上記上限値を超えたことを示す信号と下限値を超
えたことを示す信号とを積分し上記評価対象アナ
ログ・デジタル変換器に対するアナログ入力を増
減する積分回路とを有する負帰還回路 をそなえ、該負帰還回路によつて安定化された上
記アナログ入力レベルを測定して当該測定値にも
とづいて上記評価対象アナログ・デジタル変換器
の良否を評価するようにしたことを特徴としてい
る。以下図面を参照しつつ説明する。
おり、評価対象アナログ・デジタル変換器からの
デジタル出力が或る値ｉから（ｉ＋１）に変化し
また値（ｉ＋１）からｉに変化する確率が例えば
50対50となるアナログ入力レベルを効率よく測定
すると共に、測定系を含めてヒステリシスがあつ
ても即ち値ｉから（ｉ＋１）への変化点と値（ｉ
＋１）からｉへの変化点とに差異があつても、該
ヒステリシスを平滑化して測定し得るようにする
ことを目的としており、かつ平滑化して測定する
に当たつて被測定値が安定した値を示し得るよう
にすることを目的としている。そしてそのために
本発明のアナログ・デジタル変換器評価装置は、
与えられたアナログ入力に対応したデジタル出力
を発生するアナログ・デジタル変換器を評価対象
アナログ・デジタル変換器とし、該評価対象アナ
ログ・デジタル変換器からのデジタル出力の少な
くとも最下位ビツトが変化する変化点に対応する
アナログ入力レベルを測定するアナログ・デジタ
ル変換器評価装置において、 所望するデジタル値を外部から設定するコード
設定部、 当該外部から設定されたデジタル値と上記評価
対象アナログ・デジタル変換器出力とを比較する
比較器、 該比較器の判定結果出力にもとづいてカウント
アツプ又はカウントダウンされ、カウント値が上
限値を超えたことを示す信号と下限値を超えたこ
とを示す信号とによつてカウント値を上記上限値
と上記下限値との中間点にリセツトされるアツプ
ダウンカウンタと、該アツプダウンカウンタから
上記上限値を超えたことを示す信号と下限値を超
えたことを示す信号とを積分し上記評価対象アナ
ログ・デジタル変換器に対するアナログ入力を増
減する積分回路とを有する負帰還回路 をそなえ、該負帰還回路によつて安定化された上
記アナログ入力レベルを測定して当該測定値にも
とづいて上記評価対象アナログ・デジタル変換器
の良否を評価するようにしたことを特徴としてい
る。以下図面を参照しつつ説明する。
第１図は本発明のアナログ・デジタル変換器評
価装置の全体構成を表わす一実施例、第２図はそ
の動作を説明する説明図、第３図は第１図に示す
負帰還回路をデジタル型に構成した一実施例を示
す。
価装置の全体構成を表わす一実施例、第２図はそ
の動作を説明する説明図、第３図は第１図に示す
負帰還回路をデジタル型に構成した一実施例を示
す。
第１図において、１は評価対象アナログ・デジ
タル変換器、２はコード設定部、３は比較器、４
は負帰還回路、５は平均化回路、６は積分回路、
７はアナログ・レベル測定器（積分型電圧計）を
表わしている。
タル変換器、２はコード設定部、３は比較器、４
は負帰還回路、５は平均化回路、６は積分回路、
７はアナログ・レベル測定器（積分型電圧計）を
表わしている。
今、評価対象アナログ・デジタル変換器１のデ
ジタル出力ａが値「001」から「010」へ変化する
変化点のアナログ入力ｙのレベルを測定すること
を考える。この場合、コード設定部２に例えば値
「010」をセツトしておき、該コード設定部２から
の出力ｂ（＝010）と評価対象アナログ・デジタル
変換器１からの出力ａとを比較器３によつて比較
する。
ジタル出力ａが値「001」から「010」へ変化する
変化点のアナログ入力ｙのレベルを測定すること
を考える。この場合、コード設定部２に例えば値
「010」をセツトしておき、該コード設定部２から
の出力ｂ（＝010）と評価対象アナログ・デジタル
変換器１からの出力ａとを比較器３によつて比較
する。
比較器３は例えばａ＜ｂのとき出力ｘとして値
「１」を発生し、ａｂのとき値「−１」を発生
するよう定めておき、該比較器３からの出力ｘを
平均化回路５に供給し、上記出力ｘの時間平均値
ｘ（ｔ）を生成する。上記平均化回路５の出力は
積分回路６に供給され、積分回路６によつてアナ
ログ値ｙが生成される。該アナログ値ｙが評価対
象アナログ・デジタル変換器１の入力として負帰
還される。
「１」を発生し、ａｂのとき値「−１」を発生
するよう定めておき、該比較器３からの出力ｘを
平均化回路５に供給し、上記出力ｘの時間平均値
ｘ（ｔ）を生成する。上記平均化回路５の出力は
積分回路６に供給され、積分回路６によつてアナ
ログ値ｙが生成される。該アナログ値ｙが評価対
象アナログ・デジタル変換器１の入力として負帰
還される。
この結果、クロツクが与えられたとき評価対象
アナログ・デジタル変換器１の出力ａが上記値
「010」よりも小さい場合に比較器３はｘ＝１を発
し、上記値「010」に等しいか大きい場合に比較
器３はｘ＝−１を発することとなる。上記出力ｘ
は平均化回路５によつて時間平均されて出力
（ｔ）となり積分回路６に供給される。即ち評価
対象アナログ・デジタル変換器１のアナログ入力
ｙのレベルが、上記出力ａが平均的に上記値ｂよ
りも小さい場合には漸次増加し、また上記出力ａ
が平均的に上記値ｂに等しいか大きい場合には漸
次減少される。
アナログ・デジタル変換器１の出力ａが上記値
「010」よりも小さい場合に比較器３はｘ＝１を発
し、上記値「010」に等しいか大きい場合に比較
器３はｘ＝−１を発することとなる。上記出力ｘ
は平均化回路５によつて時間平均されて出力
（ｔ）となり積分回路６に供給される。即ち評価
対象アナログ・デジタル変換器１のアナログ入力
ｙのレベルが、上記出力ａが平均的に上記値ｂよ
りも小さい場合には漸次増加し、また上記出力ａ
が平均的に上記値ｂに等しいか大きい場合には漸
次減少される。
なお、第２図に概念的に示す如く、アナログ・
デジタル変換器の符号変換における境界が不確定
であつて、上記アナログ入力が図示値y1以下の場
合には出力ａは明確に「001」となり、また図値
y3以上の場合には出力ａは明確に「010」となり、
図示値y1とy3との間にあるとき出力ａは確率的に
「001」となる場合と「010」となる場合とが不定
となる場合でも、比較的長い時間平均化すると
き、評価対象アナログ・デジタル変換器１の出力
ａが、ａ＜ｂである確率とａｂである確率とが
等しい即ち50対50となる値y2に、上記アナログ入
力ｙは近づいてゆく。この値ｙを積分型電圧計７
によつて測定すれば、評価対象アナログ・デジタ
ル変換器１が出力「001」と出力「010」とを示す
変化点の値y2を測定することが可能となる。
デジタル変換器の符号変換における境界が不確定
であつて、上記アナログ入力が図示値y1以下の場
合には出力ａは明確に「001」となり、また図値
y3以上の場合には出力ａは明確に「010」となり、
図示値y1とy3との間にあるとき出力ａは確率的に
「001」となる場合と「010」となる場合とが不定
となる場合でも、比較的長い時間平均化すると
き、評価対象アナログ・デジタル変換器１の出力
ａが、ａ＜ｂである確率とａｂである確率とが
等しい即ち50対50となる値y2に、上記アナログ入
力ｙは近づいてゆく。この値ｙを積分型電圧計７
によつて測定すれば、評価対象アナログ・デジタ
ル変換器１が出力「001」と出力「010」とを示す
変化点の値y2を測定することが可能となる。
一方、評価対象アナログ・デジタル変換器や図
示比較器３や負帰還回路４にいわゆるヒステリシ
スのような不確定要因がある場合にも、平均値が
上記積分型電圧計７によつて測定されることとな
るため、結果的にヒステリシスによる影響も平滑
化されてしまうこととなる。
示比較器３や負帰還回路４にいわゆるヒステリシ
スのような不確定要因がある場合にも、平均値が
上記積分型電圧計７によつて測定されることとな
るため、結果的にヒステリシスによる影響も平滑
化されてしまうこととなる。
第３図は、第１図に示す負帰還回路４をデジタ
ル型に構成した一実施例を示す。図中の符号５，
６は第１図に対応し、８はＭビツト・アツプ・ダ
ウン・カウンタ、９はＮビツト・アツプ・ダウ
ン・カウンタ、１０は予め精度の判つているデジ
タル・アナログ変換器、１１はオア回路を表わし
ている。
ル型に構成した一実施例を示す。図中の符号５，
６は第１図に対応し、８はＭビツト・アツプ・ダ
ウン・カウンタ、９はＮビツト・アツプ・ダウ
ン・カウンタ、１０は予め精度の判つているデジ
タル・アナログ変換器、１１はオア回路を表わし
ている。
Ｍビツト・アツプ・ダウン・カウンタ８は例え
ば３ビツトである場合、プリセツト値として
「100」がプリセツト入力PRSETに対応してプリ
セツトされ、クロツクに同期して第１図図示比較
器３からの出力ｘによつて＋１あるいは−１され
る。そして、「111」となつている状態でｘ＝＋１
が入力されると、桁上げ信号Ｃが論理「１」とな
る。また「000」となつている状態でｘ＝−１が
入力されると、桁下げ信号Ｂが論理「１」とな
る。更に上記信号ＣやＢが発生されるか、測定開
始信号EXTPRが与えられると、上記Ｍ進のアツ
プ・ダウン・カウンタ８がプリセツト状態に復帰
される。
ば３ビツトである場合、プリセツト値として
「100」がプリセツト入力PRSETに対応してプリ
セツトされ、クロツクに同期して第１図図示比較
器３からの出力ｘによつて＋１あるいは−１され
る。そして、「111」となつている状態でｘ＝＋１
が入力されると、桁上げ信号Ｃが論理「１」とな
る。また「000」となつている状態でｘ＝−１が
入力されると、桁下げ信号Ｂが論理「１」とな
る。更に上記信号ＣやＢが発生されるか、測定開
始信号EXTPRが与えられると、上記Ｍ進のアツ
プ・ダウン・カウンタ８がプリセツト状態に復帰
される。
Ｎビツト・アツプ・ダウン・カウンタ９は、上
記桁上げ信号Ｃが与えられると＋１され、また上
記桁下げ信号Ｂが与えられると−１され、その結
果の内容（DATA）はデジタル・アナログ変換
器１０に供給される。言うまでもなく、当該カウ
ンタ９は通常の場合桁上げや桁下げが生じない程
度の十分大きいビツト数をもつように選ばれる。
記桁上げ信号Ｃが与えられると＋１され、また上
記桁下げ信号Ｂが与えられると−１され、その結
果の内容（DATA）はデジタル・アナログ変換
器１０に供給される。言うまでもなく、当該カウ
ンタ９は通常の場合桁上げや桁下げが生じない程
度の十分大きいビツト数をもつように選ばれる。
上記内容DATAを供給されたデジタル・アナ
ログ変換器１０は当該内容に対応したアナログ値
ｙを生成し、該値ｙは第１図図示の如く評価対象
アナログ・デジタル変換器１に入力される。
ログ変換器１０は当該内容に対応したアナログ値
ｙを生成し、該値ｙは第１図図示の如く評価対象
アナログ・デジタル変換器１に入力される。
以上説明した如く、本発明によれば、評価対象
アナログ・デジタル変換器の出力がどの入力レベ
ルによつて変化するかの変化点を簡単にしかも高
精度で判定することが可能となる。そして、アツ
プダウンカウンタと積分回路とを有する負帰還回
路をもうけたことによつて、被測定値である所の
アナログ入力レベルが安定した値を示すものとな
る。なお図示平均化回路に必要に応じて重み係数
を導入することによつて、第２図図示y1からy3に
至るまでの間の変化状況を知ることも可能とな
る。
アナログ・デジタル変換器の出力がどの入力レベ
ルによつて変化するかの変化点を簡単にしかも高
精度で判定することが可能となる。そして、アツ
プダウンカウンタと積分回路とを有する負帰還回
路をもうけたことによつて、被測定値である所の
アナログ入力レベルが安定した値を示すものとな
る。なお図示平均化回路に必要に応じて重み係数
を導入することによつて、第２図図示y1からy3に
至るまでの間の変化状況を知ることも可能とな
る。
第１図は本発明のアナログ・デジタル変換器評
価装置の全体構成を表わす一実施例、第２図はそ
の動作を説明する説明図、第３図は第１図に示す
負帰還回路をデジタル型に構成した一実施例を示
す。 図中、１は評価対象アナログ・デジタル変換
器、２はコード設定部、３は比較器、４は負帰還
回路、５は平均化回路、６は積分回路、７はアナ
ログ・レベル測定器を表わす。
価装置の全体構成を表わす一実施例、第２図はそ
の動作を説明する説明図、第３図は第１図に示す
負帰還回路をデジタル型に構成した一実施例を示
す。 図中、１は評価対象アナログ・デジタル変換
器、２はコード設定部、３は比較器、４は負帰還
回路、５は平均化回路、６は積分回路、７はアナ
ログ・レベル測定器を表わす。
Claims (1)
- 【特許請求の範囲】 １ 与えられたアナログ入力に対応したデジタル
出力を発生するアナログ・デジタル変換器を評価
対象アナログ・デジタル変換器とし、該評価対象
アナログ・デジタル変換器からのデジタル出力の
少なくとも最下位ビツトが変化する変化点に対応
するアナログ入力レベルを測定するアナログ・デ
ジタル変換器評価装置において、 所望するデジタル値を外部から設定するコード
設定部、 当該外部から設定されたデジタル値と上記評価
対象アナログ・デジタル変換器出力とを比較する
比較器、 該比較器の判定結果出力にもとづいてカウント
アツプ又はカウントダウンされ、カウント値が上
限値を超えたことを示す信号と下限値を超えたこ
とを示す信号とによつてカウント値を上記上限値
と上記下限値との中間点にリセツトされるアツプ
ダウンカウンタと、該アツプダウンカウンタから
上記上限値を超えたことを示す信号と下限値を超
えたことを示す信号とを積分し上記評価対象アナ
ログ・デジタル変換器に対するアナログ入力を増
減する積分回路とを有する負帰還回路 をそなえ、該負帰還回路によつて安定化された上
記アナログ入力レベルを測定して当該測定値にも
とづいて上記評価対象アナログ・デジタル変換器
の良否を評価するようにしたことを特徴とするア
ナログ・デジタル変換器評価装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15785479A JPS5679965A (en) | 1979-12-05 | 1979-12-05 | Evaluating apparatus of analog-to-digital converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15785479A JPS5679965A (en) | 1979-12-05 | 1979-12-05 | Evaluating apparatus of analog-to-digital converter |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5679965A JPS5679965A (en) | 1981-06-30 |
| JPS642249B2 true JPS642249B2 (ja) | 1989-01-17 |
Family
ID=15658815
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15785479A Granted JPS5679965A (en) | 1979-12-05 | 1979-12-05 | Evaluating apparatus of analog-to-digital converter |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5679965A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60248023A (ja) * | 1984-05-23 | 1985-12-07 | Rohm Co Ltd | アナログ・デイジタル変換器の特性測定装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SE369338B (ja) * | 1973-04-11 | 1974-08-19 | Munters Ab Carl | |
| FR2396463A1 (fr) * | 1977-06-30 | 1979-01-26 | Ibm France | Circuit pour compenser les decalages du zero dans les dispositifs analogiques et application de ce circuit a un convertisseur analogique-numerique |
-
1979
- 1979-12-05 JP JP15785479A patent/JPS5679965A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5679965A (en) | 1981-06-30 |
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