JPS642449Y2 - - Google Patents

Description

【考案の詳細な説明】 本考案はCMOS型集積回路、特に周波数シン
セサイザ回路のチヤージポンプ回路に用いられる
CMOS型集積回路のラツチアツプ防止回路に関
する。

近年、CMOS構造の集積回路は消費電力が少
なく大規模集積回路の構成に適していることから
多く用いられるようになつたきたが、この
CMOS集積回路にはラツチアツプと称する異常
現象が発生することがある。このラツチアツプと
は、CMOS構造内部の寄生素子によるPNPN構
造が何らかの原因でトリガされ、電源のシヨート
状態を生じて大電流が流れ、回路が正常動作をし
ないばかりか、その回路素子の破壊につながると
いう異常現象である。したがつて、CMOS型集
積回路の回路設計に当つては、このラツチアツプ
を防止するように、そのトリガとなる要因を極力
除く必要がある。このラツチアツプをトリガする
要因のうち大きな１つは、入力端子または出力端
子に正側電源電圧より約0.5V以上高い電圧また
は負側電源電圧より約0.5V以上低い電圧が印加
されると、約10mA以上の電流が流れることにあ
ることが判明している。このようなことは電源投
入時の過渡期においてしばしば起りうることであ
るから厳重な対策が必要である。

従来、このラツチアツプ防止回路として第１図
に示す回路が用いられている。この図は、
CMOS集積回路１の出力端子１３に正の電源端
子１１および負の電源端子１２との間を接続する
シヨツトキバリアダイオード２，３がそれぞれ接
続されたもので、出力端子２３に外部より異常な
電圧が加わつても、正負の電源電圧に対する電圧
差はシヨツトキバリアダイオードの順方向電圧の
約0.4V以下に制限されてラツチアツプが防止さ
れる。

また、第２図に示す回路は、CMOS集積回路
１の出力端子１３に抵抗器４が直列に接続された
もので、出力端子２３に外部より異常電圧が加つ
ても、電流値が制限されラツチアツプが防止され
る。

ところが、このようなラツチアツプ防止回路が
適用しがたい場合として、第３図のブロツク図に
示すような周波数シンセサイザ回路がある。この
回路は、電圧制御発振器３１の出力が分周器３２
で１／ｎの周波数に分周され、この分周周波数が
位相検波器３３によつて基準信号３６と比較され
る。この位相検波器３３の出力は分周器３２の出
力と基準信号３６の位相差に比例した時間幅のパ
ルスである。このパルスはチヤージポンプ回路３
４を駆動し、その出力は前記位相差に比例した直
流電圧となり、ループフイルタ３５を通つて電圧
制御発振器３１に負帰還される。この結果、分周
器３２の出力の周波数は、基準信号３６の周波数
に一致するようになり、従つて電圧制御発振器３
１の出力３７の周波数が、基準信号の周波数のｎ
倍となる。

このような周波数シンセサイザ回路はCMOS
構造の大規模集積回路により構成されることが多
く、特に分周器、位相検波器およびチヤージポン
プの部分がそのCMOS構造構成に適している。
しかし、ループフイルタ回路は、特性上個別集積
回路によることが多い。

第４図はチヤージポンプ回路とループフイルタ
回路の回路例である。図において、チヤージポン
プ回路３４はCMOS構造のＰチヤンネル形MOS
トランジスタQ₁と、Ｎチヤンネル形MOSトラン
ジスタQ₂とで構成される。位相検波器３３の出
力パルスがこのチヤージポンプ回路３４の入力端
子４１または入力端子４２に加えられる。位相差
が進みのときは、このパルスが入力端子４１に加
えられ、そのパルスの継続時間の間トランジスタ
Q₁が導通となり、出力端子４４に接続された電
荷保持コンデンサC₁にはパルス継続時間に比例
した量の電荷が蓄積される。一方、位相差が遅れ
のときは、パルスが端子４２に加えられ、トラン
ジスタQ₂が導通となりコンデンサC₁の電荷はそ
のパルス継続時間に比例した量だけ失われる。位
相差が０のときは、いずれの端子にもパルスは加
えられず、コンデンサC₁の電荷はそのまま保持
される。すなわち、コンデンサC₁の端子電圧は
その電荷に比例し、演算増幅器IC₁および抵抗器
R₁，R₂コンデンサC₂からなるループフイルタ３
５を通つて出力端子４３から、電圧制御発振器３
１に加えられる。なお、抵抗器R₃およびR₄は、
IC₁の非反転入力端子に適当なバイアス電圧を与
えるものである。

さて、周波数シンセサイザ回路の重要な特性と
して、スプリアスとランダムノイズの大きさがで
きるだけ小さいことが望ましい。このスプリアス
としては、基準信号の成分が電圧制御発振器を変
調することによつて生じるものがあり、このスプ
リアスを低減するためには、位相検波器出力のパ
ルス幅ができるだけ細く、したがつてチヤージポ
ンプ３４のトランジスタQ₁またはQ₂が導通にな
る時間ができるだけ短かいことが望ましい。

この理由は、ループフイルタ３５の出力の基準
信号成分の大きさがこのパルス幅に比例するから
である。すなわち、理想的な状態において、この
回路系が平衡に達した後は、電荷保持コンデンサ
C₁および積分コンデンサC₂の保持する電荷すな
わち端子電圧は一定となり、分周器３２の出力と
基準信号との位相差は０となり、前記パルス幅は
０となり、基準信号成分によるスプリアスは出な
くなる。しかし、電荷保持コンデンサC₁または
積分コンデンサC₂の保持する電荷が回路のリー
ク等により減少または増加すると、ループの平衡
がやぶれこれを補なうため、位相検波器３３の出
力パルスのパルス幅が広くなつて、基準信号によ
るスプリアスが増加する。したがつて基準信号に
よるスプリアスを低減するためには回路のリーク
電流を極力減少させることが必要であり、場合に
よつてはリーク電流を１ナイアンペア以下にする
ことが要求される。

次に、ランダムノイズについては、演算増幅器
IC₁より発生するものが重要であり、このランダ
ムノイズの低減にはループフイルタ３５の抵抗
R₁又はR₂の値をできるだけ小さくすることが有
効であり、場合によつては500オーム以下にする
ことが要求される。

さて、このような周波数シンセサイザのチヤー
ジポンプ回路３４のCMOS構造は、非常にラツ
チアツプを起こしやすい。なぜならその出力端子
４４に接続された演算増幅器IC₁は電源投入時の
過渡時においてその入力端子や出力端子の電圧が
大きく変動し、チヤージポンプ回路の出力端子４
４に、ラツチアツプを起させるような過渡電圧が
かかりうるからである。特に第４図のようにチヤ
ージポンプ回路の電源電圧が＋5Vで、演算増幅
器の電源電圧が＋15Vと−15Vと、別電源である
ような時は電源の投入順序や電源の立上り速度の
差により、容易にラツチアツプを起こす条件が満
たされる。

このような周波数シンセサイザでは、第１図ま
たは第２図の回路はいずれも採用できない。第１
図の回路の問題は、シヨツトキバリアダイオード
の逆方向リーク電流が比較的大きく数百ナノアン
ペアもあることであるため、シヨツトキバリアダ
イオードをチヤージポンプ回路の出力端子４４に
つけると、リーク電流のための基準信号によるス
プリアス特性が劣化するからである。また第２図
の回路のように出力端子４４に直列に抵抗器をつ
ける場合、ラツチアツプの防止にはこの抵抗器の
値は少くとも１キロオーム以上が必要であるが、
この抵抗器は第４図の回路の低抗器R₁に直列に
入ることになり、ランダム雑音の特性を劣化させ
ることになるからである。

本考案の目的は、従来のラツチアツプ防止回路
の適用できない周波数シンセサイザのチヤージポ
ンプ回路にも適用できるようにしたラツチアツプ
防止回路を提供することにある。

本考案のCMOS型集積回路のラツチアツプ回
路の構成は、CMOS型集積回路の出力端子に、
少くとも二個のダイオードを互に逆極性に並列接
続したダイオード回路の一端を接続し、そのダイ
オード回路の他端と正および負の電源端子との間
に、その電源電圧が逆極性に印加される向きにダ
イオードをそれぞれ接続したことを特徴とする。
以下図面により本考案を詳細に説明する。

第５図は本考案の一実施例の回路図である。こ
の実施例は、第４図の従来の回路に４個のダイオ
ードD₁〜D₄を追加したものである。ここでチヤ
ージポンプの正負の電源に接続されたダイオード
D₃，D₄はスプリアス特性の劣化をもたらさない
よう逆方向リーク電流の特に少ない（場合によつ
ては選別された）PN接合シリコンダイオードを
使用する。PN接合シリコンダイオードの順方向
電圧降下は0.6Vないし0.7Vであるので、ダイオ
ードD₃，D₄だけではラツチアツプを防止するこ
とはできない。そこで、チヤージポンプ回路の出
力端子４４と、電荷保持コンデンサC₁との間に
ダイオードD₁，D₂を互に逆極性に並列接続した
ものを挿入する。このダイオードD₁，D₂は逆方
向リーク電流が特に少ない必要はないが、順方向
電圧降下がダイオードD₃，D₄のそれと比べて同
程度のPN接合シリコンダイオードが適してい
る。

この場合、電源投入時の過渡電圧が演算増幅器
IC₁からチヤージポンプの出力端子４４に加わろ
うとしても、その電圧はまずダイオードD₃また
はD₄によつて接続点４５では正の電源電圧より
0.6Vないし0.7V高い電圧と、負の電源電圧より
0.6Vないし0.7V低い電圧の間に制限される。そ
の電圧はさらにダイオードD₁またはD₂によつて
電圧降下を受けるので、チヤージポンプの出力端
子４４に加わる電圧は、結局正の電源電圧より多
くても0.1V高い電圧と、負の電源電圧より多く
ても0.1V低い電圧の間に制限される。したがつ
てラツチアツプは防止される。

なお、通常動作時ダイオードD₁，D₂の挿入に
よる電圧降下により、チヤージポンプのトランジ
スタQ₁またはQ₂が導通になつたとき、電荷保持
用コンデンサC₁に流入あるいはC₁から流出する
電荷の量が減少すので、系のループ利得が減少す
る。これはループフイルタの利得を増加させる等
の手段により補なう必要があるが、それによる特
性の劣化は問題になることは少ない。

このように本考案によれば、PN接合シリコン
ダイオード４個の使用により、周波数シンセサイ
ザ回路のチヤージポンプ回路のように従来の手段
では特性の劣化を伴なうような場合にも、特性の
劣化を伴なわず有効にCMOS構造の集積回路の
ラツチアツプを防止できる。

【図面の簡単な説明】

第１図、第２図は従来のCMOS型ICのラツチ
アツプ回路の回路図、第３図は本考案が適用され
る周波数シンセサイザ回路のブロツク図、第４図
は第３図のチヤージポンプ回路およびループフイ
ルタ回路の回路図、第５図は本考案の実施例の回
路図である。 図において、１……CMOS型集積回路、２，
３……シヨツトキバリアダイオード、４……抵抗
器、１１……正電源端子、１２……負電源端子、
１３……出力端子、２１……正電源、２２……負
電源、２３……出力端子、３１……電圧制御発振
器、３２……１／ｎ分周器、３３……位相検波
器、３４……チヤージポンプ回路、３５……ルー
プフイルタ回路、３６……基準信号端子、３７…
…出力端子、４１，４２……入力端子、４３，４
４……出力端子、４５……接続点、Q₁……
PMOSトランジスタ、Q₂……NMOSトランジス
タ、C₁，C₂……コンデンサ、R₁，R₂，R₃，R₄…
…抵抗器、IC₁……演算増幅器、D₁，D₂，D₃，D₄
……PN接合シリコンダイオードである。

Claims (1)

【実用新案登録請求の範囲】
1. CMOS型集積回路の出力端子に、少くとも二
   個のダイオードを互に逆極性に並列接続したダイ
   オード回路の一端を接続し、そのダイオード回路
   の他端と正および負の電源端子との間に、その電
   源電圧が逆極性に印加される向きにダイオードを
   それぞれ接続したことを特徴とするCMOS型集
   積回路のラツチアツプ防止回路。