JPS62127918A - 論理回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はシステム全体をリセットするシステムリセット
信号と所定のリセット要因によるリセット信号とにより
リセットされる論理回路に関するものである。

（従来の技術） 従来、このような分野の技術として特開昭５８−２２１
４２１　号公報に記載されるものがあった。以下その構
成を図を用いて説明する。

第２図は論理回路の一種である従来のマイクロコンピュ
ータの一構成例を示すブロック図である。１チツプマイ
クロコ／ピユータ１には、システム全体をリセットする
システムリセット信号を入力するリセット入力端子２が
設けられている。

このシステムリセット信号はインバータ３およびオアゲ
ート５を介して、タイミングコントローラ６、レジスタ
７、ボート８、ＬＣＤトライバ９等の各論理ブロックに
人力されている。暴走検出回路４はプログラムが暴走し
たか否かを検出する回路である。この暴走検出回路４に
は、命令レジスタ１１からの命令をデコーダする命令デ
コーダ１０からの信号が人力されている。暴走検出回路
４でプログラムの暴走が検出されるとりセント信号が発
生し、このリセット信号はシステムリセット信号と同様
にオアゲート５を介して、タイミングコントローラ６、
し・ジスタフ、ボート８、ＬＣＤ　　ドライバ９等の論
理ブロックに入力されている。

以上のように構成されるマイクロコンピュータの動作を
第３図のタイミングチャートを用いて説明する。リセッ
ト入力端子２からシステムリセット信号が入力すると、
インバータ３、オアゲート５を介してタイミングコント
ローラ６、レジスタ７、ボート８、ＬＣＤ　ドライ／く
９笠の論理ブロックにシステムリセット信号が人力され
、各論理ブロフクがリセットされる。

システムリセット後、通常動作に入り、所定のプログラ
ムが実行されると、命令レジスタ１１に順次命令がセ−
／１・され、命令デコーダｌＯによりこの命令がデコー
ドされる。

−・方、命令レジスタ１１からは命令デコーダ１０を介
して一定周期でタイミング信号が出力される。

暴走検出回路４はこのタイミング信号を検出し、一定周
期で入力している場合はプログラムが正常動作している
と判断する。しかしプログラムが暴走を開始（時点■）
して無限ループ等に入ると、命令レジスタ１１から暴走
検出回路４ヘタイミング信号が出力されなくなり、暴走
検出回路４は暴走動作していると判定しく時点＠）、リ
セット信号を出力する。このリセット信号はオアゲート
５を介してタイミングコントローラ６、レジスタ７゜ボ
ート８、ＬＣＤ　ドライバ９等の論理ブロックに入力さ
れ、これら論理ブロックがリセットされる。

（発明が解決しようとする問題点） しかしながら、上記構成のマイクロコンピュータでは、
暴走検出回路４からのリセット信号の場合も、システム
リセット信号の場合と同様にすべての論理ブロックがリ
セットされるという問題点があった。すなわち、論理ブ
ロックのうちＬＣＤ　ドライバやＦＬＴ　　（蛍光表示
管）ドライバ等の表示素子用ドライバがリセットされる
と、表示のデユーティ比が変化したり、表示のスキャン
出力が停止したりするため、表示が消えたり、誤点灯す
る。特にＬＣＤ　ドライバ９の場合は、ＬＣＤに直流成
分が印加されてしまう。また端子の入出力モードを設定
するための論理ブロックがリセットされると、入力モー
ドとして使用していた端子が出力モードにリセットされ
る場合があり、データ入力が不可能となる。さらに他の
マイクロコンピュータ等とデータの転送を行いながら動
作しているような場合、暴走検出回路４からのリセ・ン
ト信号によりすべての論理ブロックがリセットされてし
まうと、そのマイクロコンピュータとの同期がとれなく
なり、データ転送を誤ってしまう。

本発明は前記従来技術が持っていた問題点のうち、所定
のリセット要因によるリセット信号によってもすべての
論理ブロックがリセットされてしまうという点について
解決した論理回路を提供するものである。

（問題点を解決するだめの手段） 本発明は前記問題点を解決するために、論理回路におい
て、全体をリセットするシステムリセット信号を入力す
るシステムリセット入力端子と、所定のリセット要因に
よりリセット信号を発生するりセント信号発生回路と、
システムリヤー２ト信号またはリセット信号によりリセ
ットされるｉ１種の論理ブロックと、システムリセット
信号によりリセットされる第２種の論理ブロフクとを設
けたものである。

（作　用） 本発明によれば以上のように論理回路を構成したので、
リセー７ト信号発生回路からのリセット信号によりリセ
ットされるべきでない論理回路を第１種の論理ブロック
とすることにより、不要なリセット発生の抑制が行える
。したがって前記問題点を除去できるのである。

（発明の実施例） 第１図は本発明の−・実施例を示す論理回路のブロック
図である。この論理回路は従来の第２図と同様にマイク
ロコンピュータであり、第２図中の要素と同一の要素に
は同一の符号が付されている。

１チツプマイクロコンピユータ１にはシステム全体をリ
セットするシステムリセット信号を入力するリセット入
力端子２が設けられている。このシステムリセット信号
はインバータ３により増幅され、オアゲート５に入力さ
れると共に、ボート８、ＬＣＤ　ドライバ９等の第２種
の論理ブロックに入力される。

暴走検出回路４はプログラムが暴走したか否かを検出す
る回路である。この暴走検出回路４には、命令レジスタ
１１からの命令をデコードする命令レコーダ１０からの
信号が入力されている。暴走検出回路４で暴走が検出さ
れるとリセット信号が発生し、オアゲート５に入力され
る。またこのリセット信号はインバータ１３を介してリ
セット出力端子１４に出力されている。システムリセッ
ト信号とリセット信号を入力するオアゲート５は、タイ
ミングコントローラ６、レジスタ７７の第１種の論理ブ
ロックに接続されている。

ここで第１種の論理ブロックとは、暴走検出回路４から
のリセット信号によってもリセットされるべき論理ブロ
ックであり、第２種の論理ブロックとはシステムリセッ
ト信号によってのみリセットされるべき論理ブロックで
ある。

フリップフロップ１２はどのリセット信号によりこのマ
イクロコンピュータｌがリセットされたかを示すための
ものであって、データ入力端りには電源ｖＤｌ］が入力
され、クロック入力端φには暴走検出回路４からのリセ
ット信号が入力され、リセット入力端Ｒにはシステムリ
セット信号が入力される。

次に本実施例の動作を第４図のタイミングチャートを用
いて説明する。電源投入時等には外部からリセット入力
端子２にシステムリセット信号が入力される。このシス
テムリセット信号は。

オアゲート５を介して第１種の論理ブロックであるタイ
ミングコントローラ６、レジスタ７等へ入力されると共
に、第２種の論理ブロックであるポー）８．Ｉｃ：Ｄ　
　ドライバ９等へ直接に人力される。するとこれら論理
ブロック６．７，８．９はすべてリセットされる。また
、前記システムリセ信号はフリップフロップ１２をリセ
ットし、Ｌレベルが出力される。

次に通常動作に入り、所定のプログラムが実行されると
１命令レジスタ１１に順次命令がセットされ、命令デコ
ーダｌＯによりこの命令がデコードされる。この所定の
プログラムには一定周期ごとに暴走検出回路４にタイミ
ング信号を発生させるような命令が格納されている。し
たがって正常動作時には命令デコーダｌＯから一定周期
ごとにタイミング信号が出力される。暴走検出回路４は
このタイミング信号を検出し、一定周期で入力されてい
る場合は正常動作していると判断し、リセット信号を出
力しない。

ところが、プログラムが何らかの原因で暴走を開始しく
時点■）、無限ループに入ってしまうと、命令レジスタ
１１にタイミング信号を発生する命令が格納されず、命
令デコーダＩＯからタイミング信号が発生されなくなる
。タイミング信号が入力しなくなって一定時間が経過す
ると（時点■）、暴走検出回路４はプログラムが暴走し
たものと判断し、リセット信号を出力する。このリセッ
ト信号はオアゲート５を介してタイミングコントローラ
６、レジスタ７等の第１種の論理ブロックに入力され、
これら論理ブロックがリセットされる。しかしこのリセ
ット信号は、ボート８、ＬＣＤ　ドライバ９′８の第２
種の論理ブロフクには入力されないため、これら論理ブ
ロックがリセットされず、前述のような問題は発生しな
い。

またリセット信号はインバータ１３を介してリセット出
力端子１４から出力され、外部からこのマイクロコンピ
ュータ１が暴走したことを知ることができる。さらにこ
のリセット信号はフリ・ンプフロップ１２のクロック入
力端φに入力され、フリップフロップ１２の出力信号が
Ｈレベルとなる。このフリップフロップ１２の内容を読
出すことによっても、プログラムが暴走したことを検出
できる。

このように本実施例によれば、プログラムが暴走した場
合でも、タイミングコントローラ６やレジスタ７等はり
セントされ、プログラム暴走を停＋Ｊ−させることかで
さるとともに、ポート８やＬＧＤドライバ９！ｓ−はリ
セ７）されないため、ポート８におけるデータの衝突や
表示の消灯、誤消灯、ＬＣＤへの直流成分の印加等を回
避することができる。また本実施例ではリセット出力端
子１４からの信号により、内部でリセット要因（この場
合プログラム韮走）が発生したことを外部から知ること
ができる。したがって他のマイクロコンピュータと組合
せて動作させる場合、他のマイクロコンピュータがプロ
グラムの暴走を確認しながら動作することができるため
、同期がとれなくなったり、誤データを転送したりする
致命的な事故を回避できる。さらにフリップフロップ１
２の内容を読み出すことにより、リセ・ント要因が何か
知ることができ、それに対応した初期値の設定が可能で
ある。

本発明は上記実施例に限らず種々の変形が可能である。

リセット信り発生回路は暴走検出回路４以外に、例えば
電源電圧低下のような他のりセフ）・要因に応じたリセ
ット信号を発生する回路でもよい。この場合、リセ−／
　ト要因に応じてリセットすべき論理ブロックを定める
ようにする。またリセット要因毎にフリップフロップ１
２を設ければ。

どのリセット要因でリセット信号たか知ることができる
。

また本発明の論理回路は、１チツプマイクロコンヒユー
タｌに限らず、多チップのマイクロコ〉・ピユータや、
リセットされる一般の論理回路にも適用することができ
る。

（発明の効果） 以上詳細に説明したように、本発明によれば、論理ブロ
ックを分け、その一部分はあるリセット要因によるリセ
ット信号によりリセットされないようにしたので、不要
なリセットによる誤動作等を的確に回避することができ
る。

【図面の簡単な説明】

第１図は本発明の一実施例を示すマイクロコンピュータ
の構成ブロック図、第２図は従来のマイクメロコンピュ
ータの構成ブロック図、第３図は第２図の動作を示すタ
イミングチャート、第４図は第１図の動作を示すタイミ
ングチャートである。 １・・・・・・マイクロコンピュータ、２・旧・・リセ
ット入力端子、３・・・・・・インへ−タ、４・・・・
・・暴走検出回路、５・・・・・・オアゲート、６・旧
・・タイミングコントローラ、７・・・・・・レジスタ
、８・旧・・ポート、９・・・・・・ｌｃ：Ｄ　トライ
バ、ｌＯ・・・・・・命令デコーダ、１１・旧・・命令
レジスタ、１２・・・・・・フリンブフロン７’、　＋
３・・・・・・インバータ、１４・・・・・・リセット
出力端子。

Claims (1)

1. 【特許請求の範囲】 １、全体をリセットするシステムリセット信号を入力す
   るシステムリセット入力端子と、 所定のリセット要因によりリセット信号を発生するリセ
   ット信号発生回路と、 前記システムリセット信号または前記リセット信号によ
   りリセットされる第１種の論理ブロックと、 前記システムリセット信号によりリセットされる第２種
   の論理ブロックと を備えたことを特徴とする論理回路。 ２、前記システムリセット信号によりリセットされ、前
   記リセット信号によりリセットされるフリップフロップ
   を備えたことを特徴とする特許請求の範囲第１項記載の
   論理回路。 ３、前記リセット信号発生回路は、プログラムの暴走を
   検出してリセット信号を発生する暴走検出回路であるこ
   とを特徴とする特許請求の範囲第１項または第２項記載
   の論理回路。