JPS643093B2 - - Google Patents
Info
- Publication number
- JPS643093B2 JPS643093B2 JP8478883A JP8478883A JPS643093B2 JP S643093 B2 JPS643093 B2 JP S643093B2 JP 8478883 A JP8478883 A JP 8478883A JP 8478883 A JP8478883 A JP 8478883A JP S643093 B2 JPS643093 B2 JP S643093B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- flip
- flop
- frequency division
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000006243 chemical reaction Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/86—Digital/analogue converters with intermediate conversion to frequency of pulses
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
＜産業上の利用分野＞
本発明は、パルス幅変調出力形Ｄ／Ａコンバー
タに関する。
タに関する。
＜従来の技術＞
Ｄフリツプフロツプを用いて構成した分周段を
多段接続し、順次前段出力の２倍の周期を有する
パルスを得てこれらのパルスと別途与えられるデ
ジタルコード信号との論理の組み合わせにより与
えられたデジタルコードに応じて基準周期あたり
のデユーテイ比が変化する出力を取り出す、いわ
ゆるパルス幅変調出力方式のＤ／Ａコンバータが
従来より知られている。
多段接続し、順次前段出力の２倍の周期を有する
パルスを得てこれらのパルスと別途与えられるデ
ジタルコード信号との論理の組み合わせにより与
えられたデジタルコードに応じて基準周期あたり
のデユーテイ比が変化する出力を取り出す、いわ
ゆるパルス幅変調出力方式のＤ／Ａコンバータが
従来より知られている。
この方式のＤ／Ａコンバータでは、分周段の構
成が前段のＤフリツプフロツプの出力を次段のＤ
フリツプフロツプのクロツク入力としている。
成が前段のＤフリツプフロツプの出力を次段のＤ
フリツプフロツプのクロツク入力としている。
＜発明が解決しようとする課題＞
従来のこの種のＤ／Ａコンバータでは、分周段
が多くなるほど、Ｄフリツプフロツプの遅延時間
によるＤ／Ａ変換誤差が累積されて大きくなつて
くる。そのため、初段に加えるクロツクの周波数
を大きくすることができず、高速化が図れない。
が多くなるほど、Ｄフリツプフロツプの遅延時間
によるＤ／Ａ変換誤差が累積されて大きくなつて
くる。そのため、初段に加えるクロツクの周波数
を大きくすることができず、高速化が図れない。
本発明は、このような事情に鑑みてなされたも
のであつて、Ｄ／Ａ変換誤差が少なく、クロツク
周波数を上げて高速動作が行えるようにすること
を目的とする。
のであつて、Ｄ／Ａ変換誤差が少なく、クロツク
周波数を上げて高速動作が行えるようにすること
を目的とする。
＜課題を解決するための手段＞
本発明は、上記の目的を達成するために、次の
構成を採る。
構成を採る。
すなわち、本発明のＤ／Ａコンバータは、反転
出力が入力として加えられる初段の分周用Ｄフリ
ツプフロツプからなる初段の分周段と、 非反転出力と前段の分周段出力との排他的論理
和信号が入力される分周用Ｄフリツプフロツプ
と、この分周用Ｄフリツプフロツプの非反転出力
と前記排他的論理和信号の反転信号との論理積信
号を後段の分周段への出力として送出する分周段
論理積回路とからなる分周段と、 分周段Ｄフリツプフロツプとは別の出力部Ｄフ
リツプフロツプと、 デユーテイ比を設定するためのプログラム入力
と前記各分周段Ｄフリツプフロツプにおける非反
転出力との不一致出力を得る論理和回路と、 前記論理和回路出力と前記出力部Ｄフリツプフ
ロツプの非反転出力との論理積をとる出力部論理
積回路と、 終段分周段の分周段論理積回路出力と前記出力
部論理積回路出力との排他的論理和信号を前記出
力部Ｄフリツプフロツプの入力として与える出力
部排他的論理和回路とを備え、 分周段Ｄフリツプフロツプおよび出力部Ｄフリ
ツプフロツプのクロツク入力端子に共通のクロツ
ク信号を加えて同期制御を行うようにしている。
出力が入力として加えられる初段の分周用Ｄフリ
ツプフロツプからなる初段の分周段と、 非反転出力と前段の分周段出力との排他的論理
和信号が入力される分周用Ｄフリツプフロツプ
と、この分周用Ｄフリツプフロツプの非反転出力
と前記排他的論理和信号の反転信号との論理積信
号を後段の分周段への出力として送出する分周段
論理積回路とからなる分周段と、 分周段Ｄフリツプフロツプとは別の出力部Ｄフ
リツプフロツプと、 デユーテイ比を設定するためのプログラム入力
と前記各分周段Ｄフリツプフロツプにおける非反
転出力との不一致出力を得る論理和回路と、 前記論理和回路出力と前記出力部Ｄフリツプフ
ロツプの非反転出力との論理積をとる出力部論理
積回路と、 終段分周段の分周段論理積回路出力と前記出力
部論理積回路出力との排他的論理和信号を前記出
力部Ｄフリツプフロツプの入力として与える出力
部排他的論理和回路とを備え、 分周段Ｄフリツプフロツプおよび出力部Ｄフリ
ツプフロツプのクロツク入力端子に共通のクロツ
ク信号を加えて同期制御を行うようにしている。
＜実施例＞
第１図は本発明の実施例を示す回路図である。
この実施例のＤ／Ａコンバータは、４段の分周段
１０，２０，３０，４０を備えている。初段の分
周段１０は、入力端子Ｄと反転出力端子Ｑが短絡
された初段の分周用ＤフリツプフロツプFF1によ
り構成され、この初段の分周段１０に順次分周段
２０，３０，４０が縦列接続されている。各分周
段２０，３０，４０は、共に同一構成であり、Ｄ
フリツプフロツプFF2，FF3，FF4、排他的論理
和回路EX1，EX2，EX3、反転回路I1，I2・I3およ
び分周段論理積回路A1，A2，A3とを備えてい
る。したがつて、たとえば一つの分周段２０に着
目してさらにその構成を説明すると、排他的論理
和回路EX1の一方の入力として前段（初段）の出
力が加えられ、他方の入力として分周用Ｄフリツ
プフロツプFF2の非反転出力が加えられる。そし
て、この排他的論理和回路EX1の出力は、分周用
ＤフリツプフロツプFF2の入力端子Ｄおよび反転
回路I1に入力される。分周段論理積回路A1は、反
転回路Ｉ１出力と分周用ＤフリツプフロツプFF2
の非反転出力との論理積をとり、その出力は後段
分周段３０の入力信号となる。
この実施例のＤ／Ａコンバータは、４段の分周段
１０，２０，３０，４０を備えている。初段の分
周段１０は、入力端子Ｄと反転出力端子Ｑが短絡
された初段の分周用ＤフリツプフロツプFF1によ
り構成され、この初段の分周段１０に順次分周段
２０，３０，４０が縦列接続されている。各分周
段２０，３０，４０は、共に同一構成であり、Ｄ
フリツプフロツプFF2，FF3，FF4、排他的論理
和回路EX1，EX2，EX3、反転回路I1，I2・I3およ
び分周段論理積回路A1，A2，A3とを備えてい
る。したがつて、たとえば一つの分周段２０に着
目してさらにその構成を説明すると、排他的論理
和回路EX1の一方の入力として前段（初段）の出
力が加えられ、他方の入力として分周用Ｄフリツ
プフロツプFF2の非反転出力が加えられる。そし
て、この排他的論理和回路EX1の出力は、分周用
ＤフリツプフロツプFF2の入力端子Ｄおよび反転
回路I1に入力される。分周段論理積回路A1は、反
転回路Ｉ１出力と分周用ＤフリツプフロツプFF2
の非反転出力との論理積をとり、その出力は後段
分周段３０の入力信号となる。
FF5は出力部Ｄフリツプフロツプであり、この
出力部ＤフリツプフロツプFF5は、入力端子Ｄ、
クロツク入力端子Ｃ、非反転出力端子Ｑおよび反
転出力端子Ｑを備え、非反転出力端子Ｑと入力端
子Ｄは出力部論理積回路A4および出力部排他的
論理和回路EX4を介して接続される。出力部排他
的論理和回路EX4は、終段の分周段論理積回路
A3の出力と出力部論理積回路A4出力との排他的
論理和出力を出力部ＤフリツプフロツプFF5の入
力端子Ｄに与える。
出力部ＤフリツプフロツプFF5は、入力端子Ｄ、
クロツク入力端子Ｃ、非反転出力端子Ｑおよび反
転出力端子Ｑを備え、非反転出力端子Ｑと入力端
子Ｄは出力部論理積回路A4および出力部排他的
論理和回路EX4を介して接続される。出力部排他
的論理和回路EX4は、終段の分周段論理積回路
A3の出力と出力部論理積回路A4出力との排他的
論理和出力を出力部ＤフリツプフロツプFF5の入
力端子Ｄに与える。
Ａ，Ｂ，Ｃ，Ｄは１―２―４―８コードのデジ
タルデータがプログラム入力される端子である。
排他的論理和回路EX5〜EX8は、各分周段Ｄフリ
ツプフロツプFF1〜FF4の非反転出力と、各プロ
グラム入力Ａ〜Ｄからのプログラム入力との排他
的論理和をとる。排他的論理和回路EX5〜EX8の
出力は、論理和回路Ｒに加えられ、論理和回路Ｒ
の出力は出力部論理積回路A4の一方の入力とし
て加えられる。分周段ＤフリツプフロツプFF1〜
FF4および出力部ＤフリツプフロツプFF5のクロ
ツク入力端子Ｃには共通のクロツク信号が与えら
れる。
タルデータがプログラム入力される端子である。
排他的論理和回路EX5〜EX8は、各分周段Ｄフリ
ツプフロツプFF1〜FF4の非反転出力と、各プロ
グラム入力Ａ〜Ｄからのプログラム入力との排他
的論理和をとる。排他的論理和回路EX5〜EX8の
出力は、論理和回路Ｒに加えられ、論理和回路Ｒ
の出力は出力部論理積回路A4の一方の入力とし
て加えられる。分周段ＤフリツプフロツプFF1〜
FF4および出力部ＤフリツプフロツプFF5のクロ
ツク入力端子Ｃには共通のクロツク信号が与えら
れる。
次に、第２図にタイムチヤートを参照しながら
動作を説明する。
動作を説明する。
プログラム入力端子Ａ，Ｂ，Ｃ，Ｄにはたとえ
ばそれぞれ「１」「０」「１」「０」の信号が入力
されるものとする。タイムチヤートでは、正論理
で信号波形が示される。スタート時、最初のクロ
ツクパルスが到来した時点では、分周用Ｄフリツ
プフロツプFF2〜FF4の非反転出力の論理は「０」
「０」「０」「０」、次のクロツクパルスで「１」
「０」「０」「０」、…６番目のクロツクパルスでは
「１」「０」「１」「０」となる。このとき、排他的
論理和回路EX5〜EX8の各入力が全て一致するの
で、論理和回路Ｒの論理は「０」となる（第２図
のＴ）。このため、出力部論理積回路A4の出力は
「０」であり、終段分周段４０の分周段論理積回
路A3の出力は、ＤフリツプフロツプFF4の非反転
出力が「０」であるから「０」となり、出力部排
他的論理和回路EX4の両入力が一致するので、出
力部ＤフリツプフロツプFF5の入力端子Ｄには
「０」論理の信号が加わる。したがつて、出力部
ＤフリツプフロツプFF5の非反転出力は７番目の
クロツクパルスにより論理「１」から「０」にレ
ベル反転する。このようにして、プログラム入力
に応じて出力部ＤフリツプフロツプFF5の非反転
出力が論理「１」である期間が設定され、クロツ
クパルス16個分の期間を１周期としてデユーテイ
比の異なるパルスを得ることができる。
ばそれぞれ「１」「０」「１」「０」の信号が入力
されるものとする。タイムチヤートでは、正論理
で信号波形が示される。スタート時、最初のクロ
ツクパルスが到来した時点では、分周用Ｄフリツ
プフロツプFF2〜FF4の非反転出力の論理は「０」
「０」「０」「０」、次のクロツクパルスで「１」
「０」「０」「０」、…６番目のクロツクパルスでは
「１」「０」「１」「０」となる。このとき、排他的
論理和回路EX5〜EX8の各入力が全て一致するの
で、論理和回路Ｒの論理は「０」となる（第２図
のＴ）。このため、出力部論理積回路A4の出力は
「０」であり、終段分周段４０の分周段論理積回
路A3の出力は、ＤフリツプフロツプFF4の非反転
出力が「０」であるから「０」となり、出力部排
他的論理和回路EX4の両入力が一致するので、出
力部ＤフリツプフロツプFF5の入力端子Ｄには
「０」論理の信号が加わる。したがつて、出力部
ＤフリツプフロツプFF5の非反転出力は７番目の
クロツクパルスにより論理「１」から「０」にレ
ベル反転する。このようにして、プログラム入力
に応じて出力部ＤフリツプフロツプFF5の非反転
出力が論理「１」である期間が設定され、クロツ
クパルス16個分の期間を１周期としてデユーテイ
比の異なるパルスを得ることができる。
なお、本実施例は、プログラム入力が４ビツト
の場合を示すものであるが、本発明はこれに限定
されるものではなく、Ｄ／Ａコンバータとしての
分解能を高めるために、ビツト数を増加するとき
には、それに合わせて分周段を増設すれば本実施
例と同様にPWM出力が得られる。
の場合を示すものであるが、本発明はこれに限定
されるものではなく、Ｄ／Ａコンバータとしての
分解能を高めるために、ビツト数を増加するとき
には、それに合わせて分周段を増設すれば本実施
例と同様にPWM出力が得られる。
＜発明の効果＞
本発明によれば、分周段を構成するＤフリツプ
フロツプの各クロツク入力端子に共通のクロツク
信号を与えるようにしたので、各Ｄフリツプフロ
ツプは同期して制御され、分周段の数に関係なく
遅延時間を１つのＤフリツプフロツプの遅延時間
に止めることが可能となり、Ｄ／Ａ変換誤差が少
なくなる。したがつて、クロツク周波数を大きく
して高速動作を行わせることができる。
フロツプの各クロツク入力端子に共通のクロツク
信号を与えるようにしたので、各Ｄフリツプフロ
ツプは同期して制御され、分周段の数に関係なく
遅延時間を１つのＤフリツプフロツプの遅延時間
に止めることが可能となり、Ｄ／Ａ変換誤差が少
なくなる。したがつて、クロツク周波数を大きく
して高速動作を行わせることができる。
第１図は本発明の実施例であるＤ／Ａコンバー
タの回路図、第２図は第１図に示すＤ／Ａコンバ
ータの動作説明に供するタイミングチヤートであ
る。 １…Ｄ／Ａコンバータ、１０…初段の分周段、
２０，３０，４０…分周段、FF1…初段分周段の
Ｄフリツプフロツプ、FF2〜FF4…分周段Ｄフリ
ツプフロツプ、A1〜A3…分周段論理積回路、
FF5…出力部Ｄフリツプフロツプ、Ａ，Ｂ，Ｃ，
Ｄ…プログラム入力端子、Ｒ…論理和回路、A4
…出力部論理積回路。
タの回路図、第２図は第１図に示すＤ／Ａコンバ
ータの動作説明に供するタイミングチヤートであ
る。 １…Ｄ／Ａコンバータ、１０…初段の分周段、
２０，３０，４０…分周段、FF1…初段分周段の
Ｄフリツプフロツプ、FF2〜FF4…分周段Ｄフリ
ツプフロツプ、A1〜A3…分周段論理積回路、
FF5…出力部Ｄフリツプフロツプ、Ａ，Ｂ，Ｃ，
Ｄ…プログラム入力端子、Ｒ…論理和回路、A4
…出力部論理積回路。
Claims (1)
- 【特許請求の範囲】 １ 反転出力が入力として加えられる初段の分周
用Ｄフリツプフロツプからなる初段の分周段と、 非反転出力と前段の分周段出力との排他的論理
和信号が入力される分周用Ｄフリツプフロツプ
と、この分周用Ｄフリツプフロツプの非反転出力
と前記排他的論理和信号の反転信号との論理積信
号を後段の分周段への出力として送出する分周段
論理積回路とからなる分周段と、 分周段Ｄフリツプフロツプとは別の出力部Ｄフ
リツプフロツプと、 デユーテイ比を設定するためのプログラム入力
と前記各分周段Ｄフリツプフロツプにおける非反
転出力との不一致出力を得る論理和回路と、 前記論理和回路出力と前記出力部Ｄフリツプフ
ロツプの非反転出力との論理積をとる出力部論理
積回路と、 終段分周段の分周段論理積回路出力と前記出力
部論理積回路出力との排他的論理和信号を前記出
力部Ｄフリツプフロツプの入力として与える出力
部排他的論理和回路とを備え、 分周段Ｄフリツプフロツプおよび出力部Ｄフリ
ツプフロツプのクロツク入力端子に共通のクロツ
ク信号が加えられるＤ／Ａコンバータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8478883A JPS59229919A (ja) | 1983-05-13 | 1983-05-13 | Ｄ／ａコンバ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8478883A JPS59229919A (ja) | 1983-05-13 | 1983-05-13 | Ｄ／ａコンバ−タ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59229919A JPS59229919A (ja) | 1984-12-24 |
| JPS643093B2 true JPS643093B2 (ja) | 1989-01-19 |
Family
ID=13840432
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8478883A Granted JPS59229919A (ja) | 1983-05-13 | 1983-05-13 | Ｄ／ａコンバ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59229919A (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4929756A (ja) * | 1972-07-18 | 1974-03-16 |
-
1983
- 1983-05-13 JP JP8478883A patent/JPS59229919A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59229919A (ja) | 1984-12-24 |
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