JPS643101B2 - - Google Patents
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- Publication number
- JPS643101B2 JPS643101B2 JP58020146A JP2014683A JPS643101B2 JP S643101 B2 JPS643101 B2 JP S643101B2 JP 58020146 A JP58020146 A JP 58020146A JP 2014683 A JP2014683 A JP 2014683A JP S643101 B2 JPS643101 B2 JP S643101B2
- Authority
- JP
- Japan
- Prior art keywords
- synchronization
- shift register
- frame
- pattern
- bits
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/0602—Systems characterised by the synchronising information used
- H04J3/0605—Special codes used as synchronising signal
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
(a) 発明の技術分野
本発明はフレーム同期回路に係り、特に集中配
置されたフレーム・パターンを検出し系の同期を
確立するフレーム同期回路に関するものである。 (b) 従来技術との問題点 従来技術によると同期パターンを検出後も、以
後のデータ処理を入力データ速度で処理している
ので、使用する素子も高速のものが要求され、消
費電力も大きく、使用素子も限定されると云う欠
点があつた。更に一度同期パターンを検出すると
次は１フレーム後に再び同期パターンが有るか否
かを調べ、其の中間は無視しているので、若し検
出した同期パターンが誤つて検出したものであつ
ても、１フレーム経過してからでないと同期パタ
ーンを検出出来ないと云う欠点があつた。 (c) 発明の目的 本発明の目的は従来技術の有する上記の欠点を
除去し、同期回路の同期保護を多重処理すること
により同期引き込み時間を短縮すると共に、同期
処理部に於いて低速動作させることにより、使用
するデバイスの制約を無くし、価格を低下させる
ことが可能なフレーム同期回路を提供することで
ある。 (d) 発明の構成 上記の目的は本発明によれば、直列データ中、
Ｎビツト毎に集中的に挿入されたｍビツトのフレ
ーム同期パターンを検出しデータ系列の同期を取
るフレーム同期回路に於いて、ｍビツトのフレー
ム同期パターンを検出し其の結果をｍより小さい
ｋビツトに直並列変換し出力する手段と複数個の
入出力を有するＮ／ｋ段のシフト・レジスタとを
設けると共に前記直並列変換により同期処理部の
動作速度を１／ｋとし、且つ前記Ｎ／ｋ段のシフ
ト・レジスタの出力と前記直並列変換器の出力と
を比較して得られる同期保護遷移状態を記憶する
手段を有することを特徴とするフレーム同期回路
を提供することにより達成される。 (e) 発明の実施例 第１図は本発明の一実施例として、PCM系列
の同期フレーム・パターンがｍビツト（ｍ＝６）
に“001011”とし、１フレーム・ビツト長をＮビ
ツト、PCM受信クロツク・レートがｆ、同期処
理部の動作速度ｆ／４とした場合の同期回路の構
成例を示す。図中１はｍビツトのシフト・レジス
タ、２はANDゲート、３はｋビツトのシフト・
レジスタ、４はＤ型フリツプ・フロツプ、５は分
周器（１／ｋ、ｋ＝４）、６はＮ／ｋ段シフト・
レジスタ（ｋ＝４）７は比較器、８は制御回路、
９はシフト・レジスタ、１０はANDゲートであ
る。 以下第１図の動作の詳細を説明する。 入力されたPCM入力がシフト・レジスタ１
に入力され、入力された信号中に同期フレーム・
パターンが存在すると、ANDゲート２（前記の
様に同期フレーム・パターンを〔001011〕とした
ので、ANDゲート２の第３、５、６入力はイン
ヒビツト入力とする）の出力に同期フレーム・パ
ターン検出パルスが発生する。此の検出パルス
は、次段のシフト・レジスタ３（ｋビツト構成
とし、第１図ではｋは４とする）に於いて直列／
並列変換され、Ｄ型フリツプ・フロツプ４（ｋビ
ツト構成）に記録される。 ここで並列に変換された結果には、並列のビツ
ト数ｋが同期パターン長のｍに対し、ｋ＜ｍなら
ば、並列変換されたビツト（此の場合は４ビツ
ト）の内、“１”となるビツトは多くとも１ビツ
トしかないと云う特徴がある。即ちＤ型フリツ
プ・フロツプ４の出力〜の内、２ビツト以上
同時に“１”となることは無い。 今ｍを最大の５とした場合同期パターン
〔001011〕の前後５ビツトを取り、
xxxxx001011xxxxxの信号系列の中の任意の連
続した６ビツトを取つても〔001011〕となること
は最大１回である。 従つて並列変換された信号〜は以後、
PCM受信クロツク・レートｆに対し、ｆ／４の
動作速度で処理される。 次に従来は１フレームの中の同期パターンを検
出すると、其の時点より１フレームだけ経過した
時点に同期パターンが有るか否かを調べる方法を
採つている。 此の様な方法では若し同期パターンの検出が雑
音等による誤判断であつた場合は、１フレーム経
過した時点に最も近い同期パターンを検出した時
点で初めて誤判断と判明することになる。 此の為本発明に於いては、以下の方法により同
期パターンの検出法の改善を計つた。 並列変換により得られた信号は、ｆ／４のクロ
ツク・レートでＮ段シフト・レジスタ６に書き込
まれる（パターン検出情報）。 此のパターン検出情報はシフト・レジスタ６か
らのＮ／４段前のクロツク情報と比較され、其の
結果は保護情報更新のデータとなる。即ちＤ型フ
リツプ・フロツプ４の出力はＮ／４段シフト・レ
ジスタ６に記憶されているＮ／４段前のクロツク
情報と比較器７により比較される。此の時の比較
は下表に要約される。
置されたフレーム・パターンを検出し系の同期を
確立するフレーム同期回路に関するものである。 (b) 従来技術との問題点 従来技術によると同期パターンを検出後も、以
後のデータ処理を入力データ速度で処理している
ので、使用する素子も高速のものが要求され、消
費電力も大きく、使用素子も限定されると云う欠
点があつた。更に一度同期パターンを検出すると
次は１フレーム後に再び同期パターンが有るか否
かを調べ、其の中間は無視しているので、若し検
出した同期パターンが誤つて検出したものであつ
ても、１フレーム経過してからでないと同期パタ
ーンを検出出来ないと云う欠点があつた。 (c) 発明の目的 本発明の目的は従来技術の有する上記の欠点を
除去し、同期回路の同期保護を多重処理すること
により同期引き込み時間を短縮すると共に、同期
処理部に於いて低速動作させることにより、使用
するデバイスの制約を無くし、価格を低下させる
ことが可能なフレーム同期回路を提供することで
ある。 (d) 発明の構成 上記の目的は本発明によれば、直列データ中、
Ｎビツト毎に集中的に挿入されたｍビツトのフレ
ーム同期パターンを検出しデータ系列の同期を取
るフレーム同期回路に於いて、ｍビツトのフレー
ム同期パターンを検出し其の結果をｍより小さい
ｋビツトに直並列変換し出力する手段と複数個の
入出力を有するＮ／ｋ段のシフト・レジスタとを
設けると共に前記直並列変換により同期処理部の
動作速度を１／ｋとし、且つ前記Ｎ／ｋ段のシフ
ト・レジスタの出力と前記直並列変換器の出力と
を比較して得られる同期保護遷移状態を記憶する
手段を有することを特徴とするフレーム同期回路
を提供することにより達成される。 (e) 発明の実施例 第１図は本発明の一実施例として、PCM系列
の同期フレーム・パターンがｍビツト（ｍ＝６）
に“001011”とし、１フレーム・ビツト長をＮビ
ツト、PCM受信クロツク・レートがｆ、同期処
理部の動作速度ｆ／４とした場合の同期回路の構
成例を示す。図中１はｍビツトのシフト・レジス
タ、２はANDゲート、３はｋビツトのシフト・
レジスタ、４はＤ型フリツプ・フロツプ、５は分
周器（１／ｋ、ｋ＝４）、６はＮ／ｋ段シフト・
レジスタ（ｋ＝４）７は比較器、８は制御回路、
９はシフト・レジスタ、１０はANDゲートであ
る。 以下第１図の動作の詳細を説明する。 入力されたPCM入力がシフト・レジスタ１
に入力され、入力された信号中に同期フレーム・
パターンが存在すると、ANDゲート２（前記の
様に同期フレーム・パターンを〔001011〕とした
ので、ANDゲート２の第３、５、６入力はイン
ヒビツト入力とする）の出力に同期フレーム・パ
ターン検出パルスが発生する。此の検出パルス
は、次段のシフト・レジスタ３（ｋビツト構成
とし、第１図ではｋは４とする）に於いて直列／
並列変換され、Ｄ型フリツプ・フロツプ４（ｋビ
ツト構成）に記録される。 ここで並列に変換された結果には、並列のビツ
ト数ｋが同期パターン長のｍに対し、ｋ＜ｍなら
ば、並列変換されたビツト（此の場合は４ビツ
ト）の内、“１”となるビツトは多くとも１ビツ
トしかないと云う特徴がある。即ちＤ型フリツ
プ・フロツプ４の出力〜の内、２ビツト以上
同時に“１”となることは無い。 今ｍを最大の５とした場合同期パターン
〔001011〕の前後５ビツトを取り、
xxxxx001011xxxxxの信号系列の中の任意の連
続した６ビツトを取つても〔001011〕となること
は最大１回である。 従つて並列変換された信号〜は以後、
PCM受信クロツク・レートｆに対し、ｆ／４の
動作速度で処理される。 次に従来は１フレームの中の同期パターンを検
出すると、其の時点より１フレームだけ経過した
時点に同期パターンが有るか否かを調べる方法を
採つている。 此の様な方法では若し同期パターンの検出が雑
音等による誤判断であつた場合は、１フレーム経
過した時点に最も近い同期パターンを検出した時
点で初めて誤判断と判明することになる。 此の為本発明に於いては、以下の方法により同
期パターンの検出法の改善を計つた。 並列変換により得られた信号は、ｆ／４のクロ
ツク・レートでＮ段シフト・レジスタ６に書き込
まれる（パターン検出情報）。 此のパターン検出情報はシフト・レジスタ６か
らのＮ／４段前のクロツク情報と比較され、其の
結果は保護情報更新のデータとなる。即ちＤ型フ
リツプ・フロツプ４の出力はＮ／４段シフト・レ
ジスタ６に記憶されているＮ／４段前のクロツク
情報と比較器７により比較される。此の時の比較
は下表に要約される。
【表】
上表に於いて第１行は、a1が１、a2〜a4が０
で、b1が１、b2〜b4が０なる時は両信号が一致
するので比較器７の出力は１となると云うことを
表す。今比較器７より次々に１又は０の出力信号
を出す状況の遷移を考える。此の際、（０、０）
は前回の比較に於いて不一致即ち比較器７の出力
が０であつたとし、（０、１）は前回の比較は一
致其の前は不一致とし、（１、０）は２回一致信
号が続いたことを表し、（１、１）は３回一致信
号が続いたことを表すものとする。 第２図は一般に（d1、d2）から（D1、D2）へ
同期の取れている状態の遷移する模様を表す図
で、例えば（０、０）の状態に、比較器７の一致
信号１が有すると、（０、１）の状態に遷移し、
不一致信号０が有ると、（０、０）の状態に遷移
する状況を示す。 此の様な論理処理を制御回路８及びシフト・レ
ジスタ６により実施することにより何回比較器７
の一致出力が続いて有つたかをカウントすること
が出来る。換言すれば同期保護遷移の状態を知る
ことが出来る。 フレーム同期パルスはシフト・レジスタ９と制
御回路８の出力のANDゲート１０で一致を取り、
同期復帰時にフレーム・カウンタを初期化するタ
イミングを与えるものであり、（１、１）の状態
になつた時にフレーム同期パルスを送出する。 此の様に本発明によると同期フレームと次の同
期３フレームの間に於いても常に同期フレームの
検出をしているので、間違つて雑音等を同期フレ
ームと誤判断しても、直ちに修正されるので同期
復帰が従来例よりも早くなる。 (f) 発明の効果 以上詳細に説明した様に本発明によれば、同期
処理部の低速化により低消費電力、低価格の素子
を採用出来る他に同期復帰特性の改善が出来ると
云う大きい効果がある。
で、b1が１、b2〜b4が０なる時は両信号が一致
するので比較器７の出力は１となると云うことを
表す。今比較器７より次々に１又は０の出力信号
を出す状況の遷移を考える。此の際、（０、０）
は前回の比較に於いて不一致即ち比較器７の出力
が０であつたとし、（０、１）は前回の比較は一
致其の前は不一致とし、（１、０）は２回一致信
号が続いたことを表し、（１、１）は３回一致信
号が続いたことを表すものとする。 第２図は一般に（d1、d2）から（D1、D2）へ
同期の取れている状態の遷移する模様を表す図
で、例えば（０、０）の状態に、比較器７の一致
信号１が有すると、（０、１）の状態に遷移し、
不一致信号０が有ると、（０、０）の状態に遷移
する状況を示す。 此の様な論理処理を制御回路８及びシフト・レ
ジスタ６により実施することにより何回比較器７
の一致出力が続いて有つたかをカウントすること
が出来る。換言すれば同期保護遷移の状態を知る
ことが出来る。 フレーム同期パルスはシフト・レジスタ９と制
御回路８の出力のANDゲート１０で一致を取り、
同期復帰時にフレーム・カウンタを初期化するタ
イミングを与えるものであり、（１、１）の状態
になつた時にフレーム同期パルスを送出する。 此の様に本発明によると同期フレームと次の同
期３フレームの間に於いても常に同期フレームの
検出をしているので、間違つて雑音等を同期フレ
ームと誤判断しても、直ちに修正されるので同期
復帰が従来例よりも早くなる。 (f) 発明の効果 以上詳細に説明した様に本発明によれば、同期
処理部の低速化により低消費電力、低価格の素子
を採用出来る他に同期復帰特性の改善が出来ると
云う大きい効果がある。
第１図は本発明の一実施例として、PCM系列
の同期フレーム・パターンがｍビツト（ｍ＝６）
の“001011”とし、１フレーム・ビツト長をＮビ
ツト、PCM受信クロツク・レートがｆ、同期処
理部の動作速度ｆ／４とした場合の同期回路の構
成例を示す。図中１はｍビツトのシフト・レジス
タ、２はANDゲート、３はｋビツトのシフト・
レジスタ、４はＤ型フリツプ・フロツプ、５は分
周器（１／ｋ、ｋ＝４）、６はＮ／ｋ段シフト・
レジスタ（ｋ＝４）７は比較器、８は制御回路、
９はシフト・レジスタ、１０はANDゲートであ
る。 第２図は同期保護遷移状態を示す図である。
の同期フレーム・パターンがｍビツト（ｍ＝６）
の“001011”とし、１フレーム・ビツト長をＮビ
ツト、PCM受信クロツク・レートがｆ、同期処
理部の動作速度ｆ／４とした場合の同期回路の構
成例を示す。図中１はｍビツトのシフト・レジス
タ、２はANDゲート、３はｋビツトのシフト・
レジスタ、４はＤ型フリツプ・フロツプ、５は分
周器（１／ｋ、ｋ＝４）、６はＮ／ｋ段シフト・
レジスタ（ｋ＝４）７は比較器、８は制御回路、
９はシフト・レジスタ、１０はANDゲートであ
る。 第２図は同期保護遷移状態を示す図である。
Claims (1)
- １ 直列データ中、Ｎビツト毎に集中的に挿入さ
れたｍビツトのフレーム同期パターンを検出しデ
ータ系列の同期を取るフレーム同期回路に於い
て、ｍビツトのフレーム同期パターンを検出し其
の結果をｍより小さいｋビツトに直並列変換し出
力する手段と複数個の入出力を有するＮ／ｋ段の
シフト・レジスタとを設けると共に前記直並列変
換により同期処理部の動作速度を１／ｋとし、且
つ前記Ｎ／ｋ段のシフト・レジスタの出力と前記
直並列変換器の出力とを比較して得られる同期保
護遷移状態を記憶する手段を有することを特徴と
するフレーム同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58020146A JPS59146239A (ja) | 1983-02-09 | 1983-02-09 | フレ−ム同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58020146A JPS59146239A (ja) | 1983-02-09 | 1983-02-09 | フレ−ム同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59146239A JPS59146239A (ja) | 1984-08-22 |
| JPS643101B2 true JPS643101B2 (ja) | 1989-01-19 |
Family
ID=12019008
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58020146A Granted JPS59146239A (ja) | 1983-02-09 | 1983-02-09 | フレ−ム同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59146239A (ja) |
-
1983
- 1983-02-09 JP JP58020146A patent/JPS59146239A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59146239A (ja) | 1984-08-22 |
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