JPS643220U

JPS643220U -

Info

Publication number: JPS643220U
Application number: JP9553487U
Authority: JP
Priority date: 1987-06-22
Filing date: 1987-06-22
Publication date: 1989-01-10

Description

[Brief explanation of the drawing]

第１図ａはこの考案の一実施例である半導体集
積回路を示す論理回路図、第１図ｂ及びｃは第１
図ａの半導体集積回路における出力制御ゲートコ
ントロール・ロジツクの一例を示す回路図、及び
その各コントロール信号のタイミングチヤート、
第２図は従来の半導体集積回路を示す論理回路図
である。図において、１……ＬＳＩ内部論理回路、２…
…出力制御ゲート、３……出力バツフア、４……
出力ピン、５……出力制御ゲートコントロール・
ロジツク、６……コントロール信号、７……制御
信号(1)、８……制御信号(2)、９……デイレイ用
素子である。なお、図中、同一符号は同一、又は
相当部分を示す。 Figure 1a is a logic circuit diagram showing a semiconductor integrated circuit which is an embodiment of this invention, and Figures 1b and c are the first
A circuit diagram showing an example of the output control gate control logic in the semiconductor integrated circuit of FIG. a, and a timing chart of each control signal,
FIG. 2 is a logic circuit diagram showing a conventional semiconductor integrated circuit. In the figure, 1...LSI internal logic circuit, 2...
...Output control gate, 3...Output buffer, 4...
Output pin, 5... Output control gate control
Logic, 6... Control signal, 7... Control signal (1), 8... Control signal (2), 9... Delay element. In addition, in the figures, the same reference numerals indicate the same or equivalent parts.

Claims

[Scope of utility model registration request]

In semiconductor integrated circuits used in logic devices,
A semiconductor integrated circuit characterized by comprising an output control gate and output control gate control logic for controlling the number of simultaneous changes in external output signals by an output pin.