JPH0436468B2 - - Google Patents
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- JPH0436468B2 JPH0436468B2 JP58110292A JP11029283A JPH0436468B2 JP H0436468 B2 JPH0436468 B2 JP H0436468B2 JP 58110292 A JP58110292 A JP 58110292A JP 11029283 A JP11029283 A JP 11029283A JP H0436468 B2 JPH0436468 B2 JP H0436468B2
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- Japan
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- transistor
- lead
- cell
- wafer
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
- H10W20/41—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes characterised by their conductive parts
- H10W20/44—Conductive materials thereof
- H10W20/4451—Semiconductor materials, e.g. polysilicon
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
- H10B10/125—Static random access memory [SRAM] devices comprising a MOSFET load element the MOSFET being a thin film transistor [TFT]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/84—Combinations of enhancement-mode IGFETs and depletion-mode IGFETs
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明はスタテイツクランダムアクセスメモリ
（RAM）装置に関するものである。スタテイツ
クランダムアクセスメモリ装置は従来公知であ
る。この様な従来のメモリセルは、例えば、1973
年11月13日に発行された発明者Normanの米国特
許第3772660号に記載されている。
（RAM）装置に関するものである。スタテイツ
クランダムアクセスメモリ装置は従来公知であ
る。この様な従来のメモリセルは、例えば、1973
年11月13日に発行された発明者Normanの米国特
許第3772660号に記載されている。
概略説明すると、１つのタイプのランダムアク
セスメモリ（RAM）装置はセルアレイを有して
おり、各セルアレイが単一の２進数（ビツト）を
ストアすることが可能なものである。前述した米
国特許に記載される如く、従来のメモリセルの１
つの共通する形態に於いては、バイステーブルフ
リツプフロツプ装置を形成すべく接続されている
複数個のトランジスタを有するものである。この
フリツプフロツプの状態は、セルに書込が行なわ
れる場合にビツト線及びビツト線上に存在する電
圧レベル（即ち、論理１及び論理０）によつて決
定される。セルの状態（即ち、論理１又は論理
０）は、セルにアクセスし且つ公知の構成を有す
る適宜のセンス増幅器を使用してビツト線及びビ
ツト線上の電圧をチエツクすることによつてセル
の内容を乱すことなしに読取られる。
セスメモリ（RAM）装置はセルアレイを有して
おり、各セルアレイが単一の２進数（ビツト）を
ストアすることが可能なものである。前述した米
国特許に記載される如く、従来のメモリセルの１
つの共通する形態に於いては、バイステーブルフ
リツプフロツプ装置を形成すべく接続されている
複数個のトランジスタを有するものである。この
フリツプフロツプの状態は、セルに書込が行なわ
れる場合にビツト線及びビツト線上に存在する電
圧レベル（即ち、論理１及び論理０）によつて決
定される。セルの状態（即ち、論理１又は論理
０）は、セルにアクセスし且つ公知の構成を有す
る適宜のセンス増幅器を使用してビツト線及びビ
ツト線上の電圧をチエツクすることによつてセル
の内容を乱すことなしに読取られる。
セル寸法を最小のものとして全体としてのメモ
リ装置の集積度を増加させることが極めて望まし
い。この様に、与えられた寸法の半導体基板上に
形成されるメモリセルの数を増加させることによ
つて一層大きなビツト記憶能力を有するメモリセ
ルを提供することが可能となる。一方、或る与え
られた記憶能力を有するメモリセルを一層小さな
半導体基板上に形成することが可能であり、その
場合にはメモリ装置の製造コストを低下させるこ
とが可能となる。
リ装置の集積度を増加させることが極めて望まし
い。この様に、与えられた寸法の半導体基板上に
形成されるメモリセルの数を増加させることによ
つて一層大きなビツト記憶能力を有するメモリセ
ルを提供することが可能となる。一方、或る与え
られた記憶能力を有するメモリセルを一層小さな
半導体基板上に形成することが可能であり、その
場合にはメモリ装置の製造コストを低下させるこ
とが可能となる。
上述した米国特許に開示されている構造と比較
して減少されているセル寸法を有する別の従来の
メモリセルがR.Sud及びK.C.Hardee共著による
文献“16KスタテイツクRAMの高速化への新し
い進路（16−Ｋ Static RAM Takes New
Route to High Speed）”、エレクトロニクス、
1980年９月11日、117−123頁に記載されている。
このメモリセルの概略図を第１図に示してある。
即ち、メモリセル１０はバイステーブルフリツプ
フロツプ構成に形成されている。リード１３上の
正電電圧源VccとMOSトランジスタ１５及び１
６のゲートとの間に抵抗１１及び１２が夫々接続
されている。ＮチヤンネルMOSトランジスタ１
５及び１６のゲートがＮチヤンネルMOSトラン
ジスタ１７及び１８のドレインへ夫々接続されて
いる。トランジスタ１５のドレインがトランジス
タ１８のドレインへ接続されており、トランジス
タ１６のドレインがトランジスタ１７のドレイン
へ接続されている。トランジスタ１５及び１６の
ソースはリード１４に接続されている供給電圧
Vss（典型的には接地電位）へ接続されている。
トランジスタ１７及び１８のゲートはワード線２
３へ接続されており、トランジスタ１７のソース
はリード２１を介してビツト線１９へ接続されて
いる。同様に、トランジスタ１８のソースがリー
ド２２を介してビツト線２０へ接続されている。
して減少されているセル寸法を有する別の従来の
メモリセルがR.Sud及びK.C.Hardee共著による
文献“16KスタテイツクRAMの高速化への新し
い進路（16−Ｋ Static RAM Takes New
Route to High Speed）”、エレクトロニクス、
1980年９月11日、117−123頁に記載されている。
このメモリセルの概略図を第１図に示してある。
即ち、メモリセル１０はバイステーブルフリツプ
フロツプ構成に形成されている。リード１３上の
正電電圧源VccとMOSトランジスタ１５及び１
６のゲートとの間に抵抗１１及び１２が夫々接続
されている。ＮチヤンネルMOSトランジスタ１
５及び１６のゲートがＮチヤンネルMOSトラン
ジスタ１７及び１８のドレインへ夫々接続されて
いる。トランジスタ１５のドレインがトランジス
タ１８のドレインへ接続されており、トランジス
タ１６のドレインがトランジスタ１７のドレイン
へ接続されている。トランジスタ１５及び１６の
ソースはリード１４に接続されている供給電圧
Vss（典型的には接地電位）へ接続されている。
トランジスタ１７及び１８のゲートはワード線２
３へ接続されており、トランジスタ１７のソース
はリード２１を介してビツト線１９へ接続されて
いる。同様に、トランジスタ１８のソースがリー
ド２２を介してビツト線２０へ接続されている。
セル１０の動作について以下説明する。論理１
がセル１０内に書込まれると、ワード線２３に正
電圧が印加されワード線２３が選択される。論理
１がビツト線１９へ与えられ、論理０がビツト線
２０へ与えられる。この様にＮチヤンネルMOS
トランジスタ１７及び１８がオンされ、低ビツト
信号がトランジスタ１６のゲートへ印加され、ト
ランジスタ１６をオフ状態とさせる。ビツト線１
９へ印加される高信号がトランジスタ１７を介し
てトランジスタ１５のゲートへ印加され、トラン
ジスタ１５をオン状態とさせ、その結果トランジ
スタ１６のゲートへ電圧Vssが印加され、トラン
ジスタ１６がオフ状態とされる。トランジスタ１
６がオフされると、Vccリード線１３からの正電
圧が抵抗１１を介してトランジスタ１５のゲート
へ印加され、その結果トランジスタ１５はオン状
態を維持される。次いで、ワード線２３に低電圧
が印加されワード線２３が非選択状態とされ、そ
の結果トランジスタ１７及び１８がオフされる。
しかしながら、リード線１４上の低VVss信号が
導通状態にあるトランジスタ１５を介してトラン
ジスタ１６のゲートへ印加された状態が維持され
るので、トランジスタ１６はオフ状態のままとさ
れ、その結果リード１３上の高Vcc信号が抵抗１
１を介してトランジスタ１５のゲートへ印加さ
れ、トランジスタ１５をオン状態に維持する。従
つて、論理１がセル１０内にストア即ち記憶され
る。
がセル１０内に書込まれると、ワード線２３に正
電圧が印加されワード線２３が選択される。論理
１がビツト線１９へ与えられ、論理０がビツト線
２０へ与えられる。この様にＮチヤンネルMOS
トランジスタ１７及び１８がオンされ、低ビツト
信号がトランジスタ１６のゲートへ印加され、ト
ランジスタ１６をオフ状態とさせる。ビツト線１
９へ印加される高信号がトランジスタ１７を介し
てトランジスタ１５のゲートへ印加され、トラン
ジスタ１５をオン状態とさせ、その結果トランジ
スタ１６のゲートへ電圧Vssが印加され、トラン
ジスタ１６がオフ状態とされる。トランジスタ１
６がオフされると、Vccリード線１３からの正電
圧が抵抗１１を介してトランジスタ１５のゲート
へ印加され、その結果トランジスタ１５はオン状
態を維持される。次いで、ワード線２３に低電圧
が印加されワード線２３が非選択状態とされ、そ
の結果トランジスタ１７及び１８がオフされる。
しかしながら、リード線１４上の低VVss信号が
導通状態にあるトランジスタ１５を介してトラン
ジスタ１６のゲートへ印加された状態が維持され
るので、トランジスタ１６はオフ状態のままとさ
れ、その結果リード１３上の高Vcc信号が抵抗１
１を介してトランジスタ１５のゲートへ印加さ
れ、トランジスタ１５をオン状態に維持する。従
つて、論理１がセル１０内にストア即ち記憶され
る。
セル１０内に論理０を書込む為には、論理０を
ビツト線１９へ印加すると共に論理１をビツト線
２０へ印加することを除いては上述した動作と同
一の動作が行なわれる。論理１がワード線２３に
印加されると、トランジスタ１７及び１８がオン
される。従つて、セル１０内に論理０を書込む場
合には、トランジスタ１５のゲートはビツト線１
９から抵抗１７を介して論理０を受取り且つトラ
ンジスタ１５はオフされる。同様に、トランジス
タ１６がそのゲート上に於いて論理１ビツト信号
をビツト線２０から受取り、トランジスタ１６は
オンされる。次いで、ワード線２３が非選択状態
とされ、その結果トランジスタ１７及び１８がオ
フされる。リード１４上のVss信号がトランジス
タ１６を介してトランジスタ１５のゲートへ印加
され、従つてトランジスタ１５はオフ状態を維持
される。トランジスタ１５がオフしているので、
リード１３からのVcc信号が抵抗１２を介してト
ランジスタ１６のゲートへ印加され、その結果ト
ランジスタ１６はオン状態を維持する。従つて、
論理０がセル１０内にストアされる。
ビツト線１９へ印加すると共に論理１をビツト線
２０へ印加することを除いては上述した動作と同
一の動作が行なわれる。論理１がワード線２３に
印加されると、トランジスタ１７及び１８がオン
される。従つて、セル１０内に論理０を書込む場
合には、トランジスタ１５のゲートはビツト線１
９から抵抗１７を介して論理０を受取り且つトラ
ンジスタ１５はオフされる。同様に、トランジス
タ１６がそのゲート上に於いて論理１ビツト信号
をビツト線２０から受取り、トランジスタ１６は
オンされる。次いで、ワード線２３が非選択状態
とされ、その結果トランジスタ１７及び１８がオ
フされる。リード１４上のVss信号がトランジス
タ１６を介してトランジスタ１５のゲートへ印加
され、従つてトランジスタ１５はオフ状態を維持
される。トランジスタ１５がオフしているので、
リード１３からのVcc信号が抵抗１２を介してト
ランジスタ１６のゲートへ印加され、その結果ト
ランジスタ１６はオン状態を維持する。従つて、
論理０がセル１０内にストアされる。
セル１０の読取を行なう為には、ワード線２３
を選択状態とし且つ従来公知のタイプのセンス増
幅器（不図示）をビツト線１９及びビツト線２０
の一方又は両方へ接続させ、トランジスタ１５及
び１６のリード上に存在する電圧を夫々検知し、
セル１０の状態を決定する。
を選択状態とし且つ従来公知のタイプのセンス増
幅器（不図示）をビツト線１９及びビツト線２０
の一方又は両方へ接続させ、トランジスタ１５及
び１６のリード上に存在する電圧を夫々検知し、
セル１０の状態を決定する。
セル１０を形成するのに必要な半導体基板上の
占有面積を最小とする為に、ＮチヤンネルMOS
トランジスタ１５，１６，１７及び１８のソース
及びドレイン領域と、Vssリード１４と、リード
２１及び２２と、トランジスタ１６及びトランジ
スタ１７間の相互接続リード３０とを拡散Ｎ＋領
域を使用して構成することによつてセル１０を形
成する。ポリシリコン（多結晶シリコン又は以下
“ポリ”とも略称する）の層を使用して抵抗１１
及び１２とVccリード１３と、ワード線２３と、
トランジスタ１５，１６、１７及び１８のゲート
を形成する。Ｎ＋拡散領域の間の３個のコンタク
トを第１図に於いてＸの記号を付した２５，２６
及び２７として示してある。ビツト線１９及び２
０を金属、典型的にはアルミニウム又はアルミニ
ウム合金で形成する。ポリシリコンリード２１及
び２２のビツト線１９及びビツト線２０との間の
コンタクトは第１図中□印２８及び２９で夫々示
してある。
占有面積を最小とする為に、ＮチヤンネルMOS
トランジスタ１５，１６，１７及び１８のソース
及びドレイン領域と、Vssリード１４と、リード
２１及び２２と、トランジスタ１６及びトランジ
スタ１７間の相互接続リード３０とを拡散Ｎ＋領
域を使用して構成することによつてセル１０を形
成する。ポリシリコン（多結晶シリコン又は以下
“ポリ”とも略称する）の層を使用して抵抗１１
及び１２とVccリード１３と、ワード線２３と、
トランジスタ１５，１６、１７及び１８のゲート
を形成する。Ｎ＋拡散領域の間の３個のコンタク
トを第１図に於いてＸの記号を付した２５，２６
及び２７として示してある。ビツト線１９及び２
０を金属、典型的にはアルミニウム又はアルミニ
ウム合金で形成する。ポリシリコンリード２１及
び２２のビツト線１９及びビツト線２０との間の
コンタクトは第１図中□印２８及び２９で夫々示
してある。
第２図は、メモリアレイのセル内にストアされ
ているデータの安定性に関する第１図中のリード
Vssに関連した抵抗の効果を示す複数個のセルを
図示した概略図である。メモリアレイ４０はメモ
リセル１乃至ｎで構成されている。抵抗Ｒ１，Ｒ
２、乃至Rnは、各々のセル１，２乃至ｎ関連し
たVssリード１４の有限な抵抗値を表わしてい
る。第１図の回路の場合と同様に、拡散領域を使
用してVssリード１４を形成した場合には、拡散
領域のシート抵抗は通常少なくとも20Ω／□であ
るから抵抗Ｒ１，Ｒ２乃至Rnはむしろ高い値で
ある。通常、抵抗Ｒ１，Ｒ２乃至Rnの抵抗値は
約300Ωであり、選択状態にあるセル１乃至ｎが
アクセスされた場合にVssリード１４によつて吸
収されねばならない電流は約250μAである。重要
なことであるが、抵抗Ｒ１はセル１を読むのに必
要な電流I1を担持し、抵抗Ｒ２はセル１及び２を
読取るのに必要な電流I1，I2を担持し、且つ抵抗
Rnは電流I1，I2…INを担持する。従つて、例え
ば、Ｎ＝４（Ｎは第２図の回路内に於けるセル数
を表わす）である場合には、Vssリード１４の直
列抵抗前後に於ける電圧降下はセル１に対して約
75ミリボルトであり、セル２乃至４に対してはそ
れに対応して一層大きな電圧値を有しており、抵
抗Rnに於ける電圧差は300ミリボルトであり、こ
のことは（トランジスタ１６を介して）トランジ
スタ１５のゲートへ印加するものと（トランジス
タ１５を介して）トランジスタ１６のゲートへ印
加するものとの電圧差が300ミリボルトであるこ
とを示している。セルの読取り動作期間中、この
オフセツト電圧によつてトランジスタ１６のゲー
ト上の論理０レベルがトランジスタ１５のゲート
上の論理０レベルよりも300ミリボルト大きな値
とさせ、従つて読取動作期間中にセル内にストア
されているデータを不用意に破壊する可能性があ
る。
ているデータの安定性に関する第１図中のリード
Vssに関連した抵抗の効果を示す複数個のセルを
図示した概略図である。メモリアレイ４０はメモ
リセル１乃至ｎで構成されている。抵抗Ｒ１，Ｒ
２、乃至Rnは、各々のセル１，２乃至ｎ関連し
たVssリード１４の有限な抵抗値を表わしてい
る。第１図の回路の場合と同様に、拡散領域を使
用してVssリード１４を形成した場合には、拡散
領域のシート抵抗は通常少なくとも20Ω／□であ
るから抵抗Ｒ１，Ｒ２乃至Rnはむしろ高い値で
ある。通常、抵抗Ｒ１，Ｒ２乃至Rnの抵抗値は
約300Ωであり、選択状態にあるセル１乃至ｎが
アクセスされた場合にVssリード１４によつて吸
収されねばならない電流は約250μAである。重要
なことであるが、抵抗Ｒ１はセル１を読むのに必
要な電流I1を担持し、抵抗Ｒ２はセル１及び２を
読取るのに必要な電流I1，I2を担持し、且つ抵抗
Rnは電流I1，I2…INを担持する。従つて、例え
ば、Ｎ＝４（Ｎは第２図の回路内に於けるセル数
を表わす）である場合には、Vssリード１４の直
列抵抗前後に於ける電圧降下はセル１に対して約
75ミリボルトであり、セル２乃至４に対してはそ
れに対応して一層大きな電圧値を有しており、抵
抗Rnに於ける電圧差は300ミリボルトであり、こ
のことは（トランジスタ１６を介して）トランジ
スタ１５のゲートへ印加するものと（トランジス
タ１５を介して）トランジスタ１６のゲートへ印
加するものとの電圧差が300ミリボルトであるこ
とを示している。セルの読取り動作期間中、この
オフセツト電圧によつてトランジスタ１６のゲー
ト上の論理０レベルがトランジスタ１５のゲート
上の論理０レベルよりも300ミリボルト大きな値
とさせ、従つて読取動作期間中にセル内にストア
されているデータを不用意に破壊する可能性があ
る。
本発明は、以上の点に鑑みなされたものであつ
て、上述した如き従来技術の欠点を解消すること
を目的とする。本発明に基づいて構成されるスタ
テイツクRAMセルに於いては、低抵抗正及び負
電力供給リードを使用しており、従つてセル内に
ストアされているデータの不安定性に関する上述
した如き問題を取除いている。本発明の１実施例
に於いては、負電力供給リードが低抵抗ポリシリ
コン／タンタルシリサイドからなる第１層で形成
されており、且つ正電力供給リードがポリシリコ
ンからなる第２層で形成されている。低固有抵抗
負電力供給リードを使用することによつて、負電
力供給リードに於ける電圧降下が従来装置と比較
して著しく減少されており、その結果読取動作期
間中に於いて各々のセルの２個のバイステーブル
トランジスタのゲートへ実質的に同一の電圧を供
給することを可能とし、従つて読取動作期居間中
に於ける不安定性の問題を排除することを可能と
している。
て、上述した如き従来技術の欠点を解消すること
を目的とする。本発明に基づいて構成されるスタ
テイツクRAMセルに於いては、低抵抗正及び負
電力供給リードを使用しており、従つてセル内に
ストアされているデータの不安定性に関する上述
した如き問題を取除いている。本発明の１実施例
に於いては、負電力供給リードが低抵抗ポリシリ
コン／タンタルシリサイドからなる第１層で形成
されており、且つ正電力供給リードがポリシリコ
ンからなる第２層で形成されている。低固有抵抗
負電力供給リードを使用することによつて、負電
力供給リードに於ける電圧降下が従来装置と比較
して著しく減少されており、その結果読取動作期
間中に於いて各々のセルの２個のバイステーブル
トランジスタのゲートへ実質的に同一の電圧を供
給することを可能とし、従つて読取動作期居間中
に於ける不安定性の問題を排除することを可能と
している。
本発明の別の実施形態に於いては、ソースとド
レインと、チヤンネルとをポリシリコンからなる
層を使用して形成し且つゲートをポリシリコン／
タンタルシリサイドからなる層を使用して形成す
ることによつてデプリシヨン負荷装置を構成して
いる。この様に構成した場合は、シリコン負荷装
置を形成する為にシリコンの面積を必要とするこ
とがなく、従つてセル寸法を最小とすることを可
能としている。
レインと、チヤンネルとをポリシリコンからなる
層を使用して形成し且つゲートをポリシリコン／
タンタルシリサイドからなる層を使用して形成す
ることによつてデプリシヨン負荷装置を構成して
いる。この様に構成した場合は、シリコン負荷装
置を形成する為にシリコンの面積を必要とするこ
とがなく、従つてセル寸法を最小とすることを可
能としている。
以下、添付の図面を参考にして、本発明の具体
的実施の態様について詳細に説明する。本発明に
基づいて構成したメモリセルの１実施例の概略図
を第３図に示してある。第１図のメモリセル１０
の構成要素に対応するメモリセル１１の構成要素
には同一の参照番号が付してある。セル１１の読
取及び書込動作は従来のセル１０（第１図）の読
取及び書込動作と同様であり、従つて読取及び書
込動作に関する説明は割愛する。しかしながら、
セル１１の構造は第１図の従来の構造のものと比
べて著しく改善されている。ワード線２３と、ト
ランジスタ１５，１６，１７及び１８のゲート
と、Vssリード１４とが低固有抵抗ポリシリコ
ン／タンタルシリサイドからなる第１層を使用し
て形成されている。Vccリード１３と抵抗１１及
び１２とがポリシリコンからなる第２層を使用し
て形成されている。トランジスタ１５，１６，１
７及び１８のソース及びドレインとリード２１，
２２及び３０とがＮ＋拡散からなる領域を使用し
て形成されている。ポリシリコンからなる第１層
及び第２層の間のコンタクトを第３図中に於いて
〇印３５及び３６として示してある。又、第１ポ
リシリコン層とＮ＋拡散領域との間のコンタクト
を第３図中に於いて×印２５，２６，２７及び３
９で示してある。ポリシリコンリード２１及び２
２と金属ビツト線１９及び金属ビツト線２０との
間のコンタクトを□印２８及び２９で第３図中に
示してある。
的実施の態様について詳細に説明する。本発明に
基づいて構成したメモリセルの１実施例の概略図
を第３図に示してある。第１図のメモリセル１０
の構成要素に対応するメモリセル１１の構成要素
には同一の参照番号が付してある。セル１１の読
取及び書込動作は従来のセル１０（第１図）の読
取及び書込動作と同様であり、従つて読取及び書
込動作に関する説明は割愛する。しかしながら、
セル１１の構造は第１図の従来の構造のものと比
べて著しく改善されている。ワード線２３と、ト
ランジスタ１５，１６，１７及び１８のゲート
と、Vssリード１４とが低固有抵抗ポリシリコ
ン／タンタルシリサイドからなる第１層を使用し
て形成されている。Vccリード１３と抵抗１１及
び１２とがポリシリコンからなる第２層を使用し
て形成されている。トランジスタ１５，１６，１
７及び１８のソース及びドレインとリード２１，
２２及び３０とがＮ＋拡散からなる領域を使用し
て形成されている。ポリシリコンからなる第１層
及び第２層の間のコンタクトを第３図中に於いて
〇印３５及び３６として示してある。又、第１ポ
リシリコン層とＮ＋拡散領域との間のコンタクト
を第３図中に於いて×印２５，２６，２７及び３
９で示してある。ポリシリコンリード２１及び２
２と金属ビツト線１９及び金属ビツト線２０との
間のコンタクトを□印２８及び２９で第３図中に
示してある。
本発明に於いては、メモリセル１１内に於いて
Ｎ＋拡散領域を使用することを最小としており且
つVssリード１４として低固有抵抗の多結晶シリ
サイドを使用しているので、本発明のメモリセル
１１はVssリード１４の直列抵抗Rsを実質的に取
除いており、その結果第１図に示した従来のメモ
リセル１０に関して前述した如き不安定性の問題
と比較してメモリセル１１へ情報を書込む場合に
於ける不安定性の問題を実質的に除去している。
Ｎ＋拡散領域を使用することを最小としており且
つVssリード１４として低固有抵抗の多結晶シリ
サイドを使用しているので、本発明のメモリセル
１１はVssリード１４の直列抵抗Rsを実質的に取
除いており、その結果第１図に示した従来のメモ
リセル１０に関して前述した如き不安定性の問題
と比較してメモリセル１１へ情報を書込む場合に
於ける不安定性の問題を実質的に除去している。
例えば、本発明の実施例に於いてVssリード１
４として使用する多結晶シリサイドのシート抵抗
は約４Ω／□であり、従つてVssリード１４の直
列抵抗Rsは約15Ωである。従つて、第２図に関
し再度説明すると、セルの読取動作期間中に於い
てVssリード１４によつて吸収されるべき電流が
約250μAである様なセルに対しては、セル４の読
取動作期間中Vssリード１４によつてセル４へ印
加される抵抗Rsに於ける電圧は通常60ミリボル
トであり、これは従来のメモリ装置のセルを書込
む際に得られる低電圧よりも著しく小さい値であ
る。従つて、本発明のメモリセルは読取動作期間
中データへ何等影響を与えることがない。一方、
従来の装置に於いては、前述した如くトランジス
タ１５及び１６（第１図）のゲート上に於けるオ
フセツト電圧によつてデータが影響されることが
ある。
４として使用する多結晶シリサイドのシート抵抗
は約４Ω／□であり、従つてVssリード１４の直
列抵抗Rsは約15Ωである。従つて、第２図に関
し再度説明すると、セルの読取動作期間中に於い
てVssリード１４によつて吸収されるべき電流が
約250μAである様なセルに対しては、セル４の読
取動作期間中Vssリード１４によつてセル４へ印
加される抵抗Rsに於ける電圧は通常60ミリボル
トであり、これは従来のメモリ装置のセルを書込
む際に得られる低電圧よりも著しく小さい値であ
る。従つて、本発明のメモリセルは読取動作期間
中データへ何等影響を与えることがない。一方、
従来の装置に於いては、前述した如くトランジス
タ１５及び１６（第１図）のゲート上に於けるオ
フセツト電圧によつてデータが影響されることが
ある。
更に、ポリシリコンからなる第２層を使用する
事によつて抵抗１１及び１２をデプリシヨン負荷
装置として形成する事を可能としており、このポ
リシリコンからなる第２層はソース、ドレイン及
びチヤンネルとして機能ており且つポリシリコ
ン／タンタルシリサイドからなる第１層はトラン
ジスタ１５及び１６のゲートとして機能してい
る。このことは、トランジスタ１１及び１２をシ
リコン基板内に形成されるものではないデプリシ
ヨン負荷トランジスタとして形成することを可能
としており、従つて本発明に基づいて構成される
メモリ装置を形成する為に必要なシリコン基板の
寸法を最小のものとしている。この様に拡散領域
をゲートとして使用する（本発明に於いてはポリ
シリコンからなる第１層をゲートとして使用する
ことと対向される）トランジスタはイイヅカなど
の文献“高集積度CMOS RAM用の可変抵抗ポ
リシリコン（Variable Resistance Polysilicon
for High Density CMOS RAM）”、IDEM、
1979年、370−373頁に記載されている。
事によつて抵抗１１及び１２をデプリシヨン負荷
装置として形成する事を可能としており、このポ
リシリコンからなる第２層はソース、ドレイン及
びチヤンネルとして機能ており且つポリシリコ
ン／タンタルシリサイドからなる第１層はトラン
ジスタ１５及び１６のゲートとして機能してい
る。このことは、トランジスタ１１及び１２をシ
リコン基板内に形成されるものではないデプリシ
ヨン負荷トランジスタとして形成することを可能
としており、従つて本発明に基づいて構成される
メモリ装置を形成する為に必要なシリコン基板の
寸法を最小のものとしている。この様に拡散領域
をゲートとして使用する（本発明に於いてはポリ
シリコンからなる第１層をゲートとして使用する
ことと対向される）トランジスタはイイヅカなど
の文献“高集積度CMOS RAM用の可変抵抗ポ
リシリコン（Variable Resistance Polysilicon
for High Density CMOS RAM）”、IDEM、
1979年、370−373頁に記載されている。
第４図即ち第４ａ図乃至第４ｇ図は集積回路メ
モリ装置の１部を示した平面図である。第４図に
示したメモリ装置の部分は４個のメモリセルを包
含しており、メモリセル１００を点線で示してあ
る。第４図に使用した参照番号は第３図の回路の
同一の参照番号を付した部分の位置を示してい
る。
モリ装置の１部を示した平面図である。第４図に
示したメモリ装置の部分は４個のメモリセルを包
含しており、メモリセル１００を点線で示してあ
る。第４図に使用した参照番号は第３図の回路の
同一の参照番号を付した部分の位置を示してい
る。
本発明に基づいて構成されたセルを使用するメ
モリ装置は、例えば、以下に説明する如きプロセ
スを使用して製造される。第４ａ図乃至第４ｇ図
及び第５ａ図乃至第５ｊ図に関し説明すると、本
発明は、所望により、相補型金属−酸化物．シリ
コン（CMOS）装置を製造するのと同時に製造
することが可能であり、従つてCMOS装置をア
ドレス回路、デコード回路、出力バツフア、その
他の周辺回路等に使用することが可能となり、そ
うした場合には高速且つ低消費電力のメモリ装置
を提供することが可能となる。
モリ装置は、例えば、以下に説明する如きプロセ
スを使用して製造される。第４ａ図乃至第４ｇ図
及び第５ａ図乃至第５ｊ図に関し説明すると、本
発明は、所望により、相補型金属−酸化物．シリ
コン（CMOS）装置を製造するのと同時に製造
することが可能であり、従つてCMOS装置をア
ドレス回路、デコード回路、出力バツフア、その
他の周辺回路等に使用することが可能となり、そ
うした場合には高速且つ低消費電力のメモリ装置
を提供することが可能となる。
第４ａ図及び第５ａ図に示した如く、基板３１
は約２−４Ω・cmの固有抵抗を有するＮ型シリコ
ンウエハで構成されている。基板３１を酸化して
約3000Åの厚さの酸化物層３２を形成する。この
酸化物層３２は約1000℃の温度で湿潤酸素中にお
いて約50分間酸化することによつて形成する。次
いでホトレジスト層５０をウエハ表面に塗布し公
知の技術を使用してパターン形成することにより
後に形成すべきＰウエル５１を画定する。次い
で、酸化物層３２の露出された部分を、例えば、
緩衝弗化水素酸を用いてエツチングし、後に形成
すべきＰウエル５１の領域内に於ける基板３１の
表面を露出させる。次いで、基板３１の露出した
部分内にＰ型ドーパントを、例えば、約150KeV
のエネルギレベルで約14×1012原子数／cm2のドー
ズ量でボロンをイオン注入することによつて導入
する。製造プロセスに於けるこの段階の基板３１
の断面を第５ａ図に示してある。
は約２−４Ω・cmの固有抵抗を有するＮ型シリコ
ンウエハで構成されている。基板３１を酸化して
約3000Åの厚さの酸化物層３２を形成する。この
酸化物層３２は約1000℃の温度で湿潤酸素中にお
いて約50分間酸化することによつて形成する。次
いでホトレジスト層５０をウエハ表面に塗布し公
知の技術を使用してパターン形成することにより
後に形成すべきＰウエル５１を画定する。次い
で、酸化物層３２の露出された部分を、例えば、
緩衝弗化水素酸を用いてエツチングし、後に形成
すべきＰウエル５１の領域内に於ける基板３１の
表面を露出させる。次いで、基板３１の露出した
部分内にＰ型ドーパントを、例えば、約150KeV
のエネルギレベルで約14×1012原子数／cm2のドー
ズ量でボロンをイオン注入することによつて導入
する。製造プロセスに於けるこの段階の基板３１
の断面を第５ａ図に示してある。
次いで、公知の方法によつてホトレジスト５０
を取除く。第５ｂ図に関し説明すると、基板２１
を更に酸化して、酸化物領域５２を約3000Åの厚
さに形成する。この酸化を行なう場合に、約900
℃の温度で約10％の酸素ガスと90％の窒素ガスか
らなる雰囲気を有する炉内にウエハを導入し、且
つこの雰囲気を約１時間内において約1200℃の温
度へ上昇させる。次いで、約1200℃の温度で約３
％のHCLを含有する酸素雰囲気中において約120
分間ウエハを酸化させる。ウエハを約1200℃の温
度の窒素雰囲気中に約120分間維持し、その後雰
囲気の温度を約60分間の時間に亘り約1000℃の温
度へランプ状に降下させ、次いで更に約30分間の
時間に亘り約900℃の温度へランプ状に雰囲気温
度を降下させる。この酸化工程の期間中、酸化物
層３２の厚さは約4500Åに増加し、Ｐウエル５１
内のドーパントは第５ｂ図に示した如く拡散され
る。次いで、例えば、緩衝弗化水素酸でエツチン
グすることにより酸化物層５２及び３２を除去す
る。
を取除く。第５ｂ図に関し説明すると、基板２１
を更に酸化して、酸化物領域５２を約3000Åの厚
さに形成する。この酸化を行なう場合に、約900
℃の温度で約10％の酸素ガスと90％の窒素ガスか
らなる雰囲気を有する炉内にウエハを導入し、且
つこの雰囲気を約１時間内において約1200℃の温
度へ上昇させる。次いで、約1200℃の温度で約３
％のHCLを含有する酸素雰囲気中において約120
分間ウエハを酸化させる。ウエハを約1200℃の温
度の窒素雰囲気中に約120分間維持し、その後雰
囲気の温度を約60分間の時間に亘り約1000℃の温
度へランプ状に降下させ、次いで更に約30分間の
時間に亘り約900℃の温度へランプ状に雰囲気温
度を降下させる。この酸化工程の期間中、酸化物
層３２の厚さは約4500Åに増加し、Ｐウエル５１
内のドーパントは第５ｂ図に示した如く拡散され
る。次いで、例えば、緩衝弗化水素酸でエツチン
グすることにより酸化物層５２及び３２を除去す
る。
第５ｃ図に示した如く、次いで、基板２１の表
面上にホトレジスト層５３を形成し、Ｐウエル５
１を保護すべくパターン形成する。次いで、基板
２１の表面近傍のＮ型ドーパント濃度を増加させ
る為に基板２１の露出部分内にＮ型ドーパントを
導入し、好ましからざる低パンチスルー電圧を発
生することなしに後に形成されるべきＰチヤンネ
ル装置が短いチヤンネル長を有することを可能と
させる。尚、パンチスルー電圧とはソース領域と
ドレイン領域との間の電圧であつてトランジスタ
がオフされた場合にソースとドレインとの間を導
通させる電圧のことを意味する。例えば、約
200KeVのエネルギレベルで約1.6×1012原子数／
cm2のドーズ量でもつて燐をイオン注入することに
よつて第５ｃ図のＮウエル領域５６内にＮ型ドー
パントを導入する。
面上にホトレジスト層５３を形成し、Ｐウエル５
１を保護すべくパターン形成する。次いで、基板
２１の表面近傍のＮ型ドーパント濃度を増加させ
る為に基板２１の露出部分内にＮ型ドーパントを
導入し、好ましからざる低パンチスルー電圧を発
生することなしに後に形成されるべきＰチヤンネ
ル装置が短いチヤンネル長を有することを可能と
させる。尚、パンチスルー電圧とはソース領域と
ドレイン領域との間の電圧であつてトランジスタ
がオフされた場合にソースとドレインとの間を導
通させる電圧のことを意味する。例えば、約
200KeVのエネルギレベルで約1.6×1012原子数／
cm2のドーズ量でもつて燐をイオン注入することに
よつて第５ｃ図のＮウエル領域５６内にＮ型ドー
パントを導入する。
第５ｄ図に関し説明すると、基板２１を酸化し
て約400Åの厚さを有する酸化物層５４を形成す
る。この酸化を行なう場合には、例えば、約900
℃の温度で約３％のHCLを含有する湿潤酸素か
らなる雰囲気中に基板を約16分間露呈させること
によつて行なう。次いで、酸化物層５４の表面上
に窒化物層５５を約1000Åの厚さに形成する。こ
の窒化物層５５を形成する場合には、例えば、従
来公知であり、例えば、Roslerの文献“ポリシ
リコン、窒化物及び酸化物用の低圧力CVD製造
プロセス（Low Pressure CVD Production
Processes for Poly，Nitride and Oxide）”、ソ
リツドステイトテクノロジー、1977年４月、63−
70頁、及びBrown及びKamins共著の文献“ポリ
シリコン、窒化シリコン及び二酸化シリコン付着
用のLPCVDシステムパラメータの解析（An
Analysis of LPCVD System Parameters for
Polysilicon，Silicon Nitride and Silicon
Dioxide Deposition）”、ソリツドステイトテク
ノロジー、1979年７月、51−57頁に記載されてい
る低圧力化学蒸着技術を使用して形成することが
可能である。
て約400Åの厚さを有する酸化物層５４を形成す
る。この酸化を行なう場合には、例えば、約900
℃の温度で約３％のHCLを含有する湿潤酸素か
らなる雰囲気中に基板を約16分間露呈させること
によつて行なう。次いで、酸化物層５４の表面上
に窒化物層５５を約1000Åの厚さに形成する。こ
の窒化物層５５を形成する場合には、例えば、従
来公知であり、例えば、Roslerの文献“ポリシ
リコン、窒化物及び酸化物用の低圧力CVD製造
プロセス（Low Pressure CVD Production
Processes for Poly，Nitride and Oxide）”、ソ
リツドステイトテクノロジー、1977年４月、63−
70頁、及びBrown及びKamins共著の文献“ポリ
シリコン、窒化シリコン及び二酸化シリコン付着
用のLPCVDシステムパラメータの解析（An
Analysis of LPCVD System Parameters for
Polysilicon，Silicon Nitride and Silicon
Dioxide Deposition）”、ソリツドステイトテク
ノロジー、1979年７月、51−57頁に記載されてい
る低圧力化学蒸着技術を使用して形成することが
可能である。
次いで、分離領域を形成すべき基板の部分を露
出させる為に、基板の表面上にホトレジスト層
（不図示）を形成しパターン形成する。第５ｄ図
に示した如く、窒化物層５５の露出部分を、例え
ば、CF4プラズマでエツチングすることによつて
除去する。次いで、窒化物層５５を部分的に除去
した後に露出された酸化物層５４の部分を、例え
ば、緩衝弗化水素酸溶液でエツチングすることに
よつて除去する。次いで、残存するホトレジスト
を除去する。次いで、所望により、酸化物層５４
及び窒化物層５５を部分的に除去することによつ
て露出された基板２１の部分内へドーパントを導
入し、第５ｄ図の高度にドープされたフイールド
領域５８を形成し、Ｐウエル５１のフイールド領
域のスレツシユホールド電圧を増加させる。例え
ば、フイールド領域内へのこのドーパントの導入
を行なう場合に、約50KeVのエネルギレベルで
約5.5×1012原子数／cm2のドーズ量でボロン原子
をイオン注入することによつて行なう。重要なこ
とであるが、これらのボロン原子は又Ｎウエル５
６の露出領域内へも導入されるが、Ｎウエル５６
は以前に極めて高いドーズ量でドープされている
ので、Ｎウエル５６内に比較的低いドーズ量のボ
ロン原子が存在するということはあまり問題では
ない。
出させる為に、基板の表面上にホトレジスト層
（不図示）を形成しパターン形成する。第５ｄ図
に示した如く、窒化物層５５の露出部分を、例え
ば、CF4プラズマでエツチングすることによつて
除去する。次いで、窒化物層５５を部分的に除去
した後に露出された酸化物層５４の部分を、例え
ば、緩衝弗化水素酸溶液でエツチングすることに
よつて除去する。次いで、残存するホトレジスト
を除去する。次いで、所望により、酸化物層５４
及び窒化物層５５を部分的に除去することによつ
て露出された基板２１の部分内へドーパントを導
入し、第５ｄ図の高度にドープされたフイールド
領域５８を形成し、Ｐウエル５１のフイールド領
域のスレツシユホールド電圧を増加させる。例え
ば、フイールド領域内へのこのドーパントの導入
を行なう場合に、約50KeVのエネルギレベルで
約5.5×1012原子数／cm2のドーズ量でボロン原子
をイオン注入することによつて行なう。重要なこ
とであるが、これらのボロン原子は又Ｎウエル５
６の露出領域内へも導入されるが、Ｎウエル５６
は以前に極めて高いドーズ量でドープされている
ので、Ｎウエル５６内に比較的低いドーズ量のボ
ロン原子が存在するということはあまり問題では
ない。
次いで、第４ａ図及び第５ｅ図に示した如く、
ウエハを約920℃の温度で約３％のHCLを含有す
る酸素ガスの雰囲気中に約１時間露呈し、次いで
約920℃の温度の窒素ガスの雰囲気中に約２時間
露呈し、次いで約920℃の温度で約４時間湿潤酸
素中に露呈することによつてフイールド酸化領域
５７を形成する。この酸化工程により、フイール
ド酸化膜５７が約5500Åの厚さに形成され、且つ
同時的に高度にドープされたＰ型ガードリング５
８が所望に応じて拡散される。次いで、例えば、
高温燐酸でエツチングすることによつて窒化シリ
コン層５５の残存部分を除去する。その後に、酸
化物層５４の残存部分を、例えば、緩衝弗化水素
酸でエツチングすることによつて除去する。この
酸化物層５４を除去する際にフイールド酸化領域
５７の厚さが多少減少するが、このフイールド酸
化膜５７の厚さが多少減少するということはあま
り問題ではない。
ウエハを約920℃の温度で約３％のHCLを含有す
る酸素ガスの雰囲気中に約１時間露呈し、次いで
約920℃の温度の窒素ガスの雰囲気中に約２時間
露呈し、次いで約920℃の温度で約４時間湿潤酸
素中に露呈することによつてフイールド酸化領域
５７を形成する。この酸化工程により、フイール
ド酸化膜５７が約5500Åの厚さに形成され、且つ
同時的に高度にドープされたＰ型ガードリング５
８が所望に応じて拡散される。次いで、例えば、
高温燐酸でエツチングすることによつて窒化シリ
コン層５５の残存部分を除去する。その後に、酸
化物層５４の残存部分を、例えば、緩衝弗化水素
酸でエツチングすることによつて除去する。この
酸化物層５４を除去する際にフイールド酸化領域
５７の厚さが多少減少するが、このフイールド酸
化膜５７の厚さが多少減少するということはあま
り問題ではない。
次いで、ウエハの表面を、例えば、硫酸／過酸
化水素溶液でクリーニングし、次いで緩衝弗化水
素酸溶液でクリーニングする。このクリーニング
により、ウエハの表面から不純物及び汚染物を全
て除去し、薄いゲート酸化膜領域を形成する準備
を行なう。次いで、薄いゲート酸化膜領域６３
を、例えば、ウエハを約900℃の温度で約７分間
湿潤酸素中に露呈させることによつて約260Åの
厚さに形成する。所望により、例えば、約
50KeVのエネルギベルで約1.4×1010原子数／cm2
のドーズ量でボロン原子をイオン注入することに
よつて活性デバイススレツシユホールド電圧を調
整する。重要なことであるが、この工程中に於い
てフイールド酸化膜５７はボロンイオンの注入を
阻止し、従つてボロンイオンはフイールド酸化膜
５７によつて被覆されていない活性領域内にのみ
注入される。ゲート酸化膜５３は極めて薄く、ボ
ロン原子がデバイスの活性領域内に注入すること
を実質的に阻止することがない。この活性デバイ
ススレツシユホールド電圧調整により、後に形成
されるべきＰチヤンネルデバイスのスレツシユホ
ールド電圧を約−0.8ボルトへ上昇させ、且つ後
に形成されるべきＮチヤンネルデバイスのスレツ
シユホールドを約＋0.8ボルトへ調節する。
化水素溶液でクリーニングし、次いで緩衝弗化水
素酸溶液でクリーニングする。このクリーニング
により、ウエハの表面から不純物及び汚染物を全
て除去し、薄いゲート酸化膜領域を形成する準備
を行なう。次いで、薄いゲート酸化膜領域６３
を、例えば、ウエハを約900℃の温度で約７分間
湿潤酸素中に露呈させることによつて約260Åの
厚さに形成する。所望により、例えば、約
50KeVのエネルギベルで約1.4×1010原子数／cm2
のドーズ量でボロン原子をイオン注入することに
よつて活性デバイススレツシユホールド電圧を調
整する。重要なことであるが、この工程中に於い
てフイールド酸化膜５７はボロンイオンの注入を
阻止し、従つてボロンイオンはフイールド酸化膜
５７によつて被覆されていない活性領域内にのみ
注入される。ゲート酸化膜５３は極めて薄く、ボ
ロン原子がデバイスの活性領域内に注入すること
を実質的に阻止することがない。この活性デバイ
ススレツシユホールド電圧調整により、後に形成
されるべきＰチヤンネルデバイスのスレツシユホ
ールド電圧を約−0.8ボルトへ上昇させ、且つ後
に形成されるべきＮチヤンネルデバイスのスレツ
シユホールドを約＋0.8ボルトへ調節する。
次いで、ウエハの表面上にホトレジスト層（不
図示）を塗布し、後に形成されるべき埋設コンタ
クト６０を露出させる為に公知の方法でパターン
形成する。次いで、ウエハの露出された部分か
ら、例えば、緩衝弗化水素でエツチングすること
によりゲート酸化膜を除去し、埋設コンタクト６
０（第４ｂ図及び第５ｆ図）を形成する。次いで
残存するホトレジストを除去する。
図示）を塗布し、後に形成されるべき埋設コンタ
クト６０を露出させる為に公知の方法でパターン
形成する。次いで、ウエハの露出された部分か
ら、例えば、緩衝弗化水素でエツチングすること
によりゲート酸化膜を除去し、埋設コンタクト６
０（第４ｂ図及び第５ｆ図）を形成する。次いで
残存するホトレジストを除去する。
ポリシリコン層６７（以後“ポリＩ”とも略称
する）をウエハの表面上に付着形成する。ポリＩ
層は、例えば、公知の低圧力化学蒸着技術（例え
ば、上述したRoslerの文献及びBrown及び
Kaminsの文献に記載されている様な技術）によ
つて約2500Åの厚さに形成する。次いで、ポリＩ
を、例えば、ウエハを約10分間950℃の温度に加
熱し、ウエハを約950℃の温度でPOCl3雰囲気中
に約５分間露呈させ且つウエハを窒素雰囲気中に
おいて約10分間で約室温へランプ状に温度降下さ
せることによつてドーピングを行なう。従つて、
ポリＩはドープされて約40Ω／□の固有抵抗とさ
れる。ウエハの表面上へ、例えば、タンタル及び
シリコンの両方を公知の方法でスパツタリングさ
せることによりタンタルシリサイド６１（以後単
にシリサイドとも略称される）の層を付着形成
し、シリサイド６１を約1700Åの厚さとさせる。
この様なタンタルとシリコンとを共にスパツタす
ることによつてシリサイド領域を形成する技術
は、例えば、Geipel等の文献“超LSIデバイス技
術用の複合シリサイドゲート電極−相互接続
（Composite Silicide Gate Electrodes−
Interconnections for VLSI Device
Technologies）”、IEEEトランズアクシヨンズ・
オン・エレクトロン・デバイシズ、ED−27巻、
No.８、1980年８月、1417−1424頁に記載されてい
る。
する）をウエハの表面上に付着形成する。ポリＩ
層は、例えば、公知の低圧力化学蒸着技術（例え
ば、上述したRoslerの文献及びBrown及び
Kaminsの文献に記載されている様な技術）によ
つて約2500Åの厚さに形成する。次いで、ポリＩ
を、例えば、ウエハを約10分間950℃の温度に加
熱し、ウエハを約950℃の温度でPOCl3雰囲気中
に約５分間露呈させ且つウエハを窒素雰囲気中に
おいて約10分間で約室温へランプ状に温度降下さ
せることによつてドーピングを行なう。従つて、
ポリＩはドープされて約40Ω／□の固有抵抗とさ
れる。ウエハの表面上へ、例えば、タンタル及び
シリコンの両方を公知の方法でスパツタリングさ
せることによりタンタルシリサイド６１（以後単
にシリサイドとも略称される）の層を付着形成
し、シリサイド６１を約1700Åの厚さとさせる。
この様なタンタルとシリコンとを共にスパツタす
ることによつてシリサイド領域を形成する技術
は、例えば、Geipel等の文献“超LSIデバイス技
術用の複合シリサイドゲート電極−相互接続
（Composite Silicide Gate Electrodes−
Interconnections for VLSI Device
Technologies）”、IEEEトランズアクシヨンズ・
オン・エレクトロン・デバイシズ、ED−27巻、
No.８、1980年８月、1417−1424頁に記載されてい
る。
次いで、シリサイド６１の表面を、例えば、緩
衝弗化水素酸でクリーニングして汚染物を除去す
る。次いで、シリサイドをポリと反応させ、約
４Ω／□の固有抵抗を有するポリシリコン／タン
タルシリサイド（屡々“ポリシリサイド”として
呼称される）からなる単一の低固有抵抗層を形成
する。このシリサイド反応を行なう場合に、例え
ば、ウエハを約1000℃の温度で約30分間窒素ガス
の雰囲気中に露呈することによつて行なう。本明
細書の以後の説明に於いては、ポリシリコン／タ
ンタルシリサイドからなる単一層を第５ｈ図及び
その後の図に於いては層５７として示し“ポリ
Ｉ”として呼称する。当業者等にとつて明らかな
如く、タンタルシリサイド以外の化合物を使用す
ることも可能である。例えば、タンタルシリサイ
ドの代りにチタンシリサイド、タングステンシリ
サイド、モリブデンシリサイド及びその他の金属
シリサイドを使用することが可能である。
衝弗化水素酸でクリーニングして汚染物を除去す
る。次いで、シリサイドをポリと反応させ、約
４Ω／□の固有抵抗を有するポリシリコン／タン
タルシリサイド（屡々“ポリシリサイド”として
呼称される）からなる単一の低固有抵抗層を形成
する。このシリサイド反応を行なう場合に、例え
ば、ウエハを約1000℃の温度で約30分間窒素ガス
の雰囲気中に露呈することによつて行なう。本明
細書の以後の説明に於いては、ポリシリコン／タ
ンタルシリサイドからなる単一層を第５ｈ図及び
その後の図に於いては層５７として示し“ポリ
Ｉ”として呼称する。当業者等にとつて明らかな
如く、タンタルシリサイド以外の化合物を使用す
ることも可能である。例えば、タンタルシリサイ
ドの代りにチタンシリサイド、タングステンシリ
サイド、モリブデンシリサイド及びその他の金属
シリサイドを使用することが可能である。
次いで、第４ｃ図及び第５ｇ図に示した如く、
ホトレジスト層（不図示）をウエハ上に塗布し、
パターン形成してポリ物質を所望のパターンに
画定する。次いで、ポリの露出された部分を、
例えば、CF4プラズマでエツチングし、ポリを
第５ｇ図に示した如く所望に応じてパターン形成
する。次いで、ホトレジストを除去する。次い
で、ウエハを、例えば、緩衝弗化水素酸を使用し
てクリーニングする。
ホトレジスト層（不図示）をウエハ上に塗布し、
パターン形成してポリ物質を所望のパターンに
画定する。次いで、ポリの露出された部分を、
例えば、CF4プラズマでエツチングし、ポリを
第５ｇ図に示した如く所望に応じてパターン形成
する。次いで、ホトレジストを除去する。次い
で、ウエハを、例えば、緩衝弗化水素酸を使用し
てクリーニングする。
次いで、ウエハの表面上にホトレジスト層（不
図示）を付着させパターン形成してＰウエル５１
を露出させる。次いで、例えば、約100KeVのエ
ネルギレベルで約３×1015原子数／cm2のドーズ量
で砒素イオンをイオン注入することによつてＮ＋
領域６５（第５ｈ図）を形成する。次いで、残存
するホトレジスト部分を除去し、ウエハの表面上
に別のホトレジスト層を付着形成し且つパターン
形成してＮウエル５６を露出させる。次いで、例
えば、約150KeVのエネルギレベルで５×1015原
子数／cm2のドーズ量でボロンイオンをイオン注入
することによつてＰ＋領域６３を形成する。
図示）を付着させパターン形成してＰウエル５１
を露出させる。次いで、例えば、約100KeVのエ
ネルギレベルで約３×1015原子数／cm2のドーズ量
で砒素イオンをイオン注入することによつてＮ＋
領域６５（第５ｈ図）を形成する。次いで、残存
するホトレジスト部分を除去し、ウエハの表面上
に別のホトレジスト層を付着形成し且つパターン
形成してＮウエル５６を露出させる。次いで、例
えば、約150KeVのエネルギレベルで５×1015原
子数／cm2のドーズ量でボロンイオンをイオン注入
することによつてＰ＋領域６３を形成する。
次いで、ウエハの表面上に酸化物層６４を形成
する。この酸化物層６４は、ポリ層６７と後に
形成されるべき導電層との間に電気的絶縁性を与
える為のものである。重要なことがあるが、この
酸化物層６４は、例えば、低温度化学蒸着技術に
よつて約2000Åの厚さに形成させる。酸化物層６
４を形成する為にポリ層６７を酸化することは
好ましいことではない。何故ならば、この様な酸
化が行なわれるとポリの厚さを減少させるから
である。次いで、酸化物層６４の絶縁強度を増加
させる為に酸化物層６４を“高密度化”させる。
この“高密度化”工程は、ウエハを約920℃の温
度で約30分間乾燥酸素からなる雰囲気中に露呈す
ることによつて行なう。次いで、ウエハの表面上
にホトレジスト層（不図示）を塗布しポリ層６
７と後に形成すべきポリシリコンからなる第２層
との間の電気的コンタクトを得ることを可能とす
る為に除去されるべき酸化物層６４の部分を露出
させる為にパターン形成する。次いで、酸化物層
６４の露出部分を、例えば、CF4プラズマを使用
して除去し、ポリに対しコンタクト用開口２２
を形成する（第４ｄ図及び第５ｈ図）。
する。この酸化物層６４は、ポリ層６７と後に
形成されるべき導電層との間に電気的絶縁性を与
える為のものである。重要なことがあるが、この
酸化物層６４は、例えば、低温度化学蒸着技術に
よつて約2000Åの厚さに形成させる。酸化物層６
４を形成する為にポリ層６７を酸化することは
好ましいことではない。何故ならば、この様な酸
化が行なわれるとポリの厚さを減少させるから
である。次いで、酸化物層６４の絶縁強度を増加
させる為に酸化物層６４を“高密度化”させる。
この“高密度化”工程は、ウエハを約920℃の温
度で約30分間乾燥酸素からなる雰囲気中に露呈す
ることによつて行なう。次いで、ウエハの表面上
にホトレジスト層（不図示）を塗布しポリ層６
７と後に形成すべきポリシリコンからなる第２層
との間の電気的コンタクトを得ることを可能とす
る為に除去されるべき酸化物層６４の部分を露出
させる為にパターン形成する。次いで、酸化物層
６４の露出部分を、例えば、CF4プラズマを使用
して除去し、ポリに対しコンタクト用開口２２
を形成する（第４ｄ図及び第５ｈ図）。
次いで、例えば、前述した如く、公知の低圧力
化学蒸着技術を使用して、ポリシリコン６８から
なる第２層（以後ポリとも略称する）を約2500
Åの厚さに付着形成する。この時点に於いて、こ
のポリ層６８は比較的高い固有抵抗である約
109Ω／□を有している。次いで、ウエハの表面
上にホトレジスト層（不図示）を形成しパターン
形成して除去すべきポリの部分を露出させる。
次いで、ポリの露出された部分を、例えば、
CF4プラズマを使用して等方性エツチングを行な
うことによつて除去し、その際に第４ｅ図及び第
５ｉ図に示した如くポリのパターン形成した層
６８を設ける。ポリの全ての残存部分を除去す
る為にポリをエツチングする場合に等方性エツ
チングを使用する事が望ましい。例えば、CF4プ
ラズマを使用して等方性エツチングを行なう。
化学蒸着技術を使用して、ポリシリコン６８から
なる第２層（以後ポリとも略称する）を約2500
Åの厚さに付着形成する。この時点に於いて、こ
のポリ層６８は比較的高い固有抵抗である約
109Ω／□を有している。次いで、ウエハの表面
上にホトレジスト層（不図示）を形成しパターン
形成して除去すべきポリの部分を露出させる。
次いで、ポリの露出された部分を、例えば、
CF4プラズマを使用して等方性エツチングを行な
うことによつて除去し、その際に第４ｅ図及び第
５ｉ図に示した如くポリのパターン形成した層
６８を設ける。ポリの全ての残存部分を除去す
る為にポリをエツチングする場合に等方性エツ
チングを使用する事が望ましい。例えば、CF4プ
ラズマを使用して等方性エツチングを行なう。
次いで、ウエハの面上に酸化物層７１（第５ｊ
図）を、例えば、低圧力化学蒸着技術を使用して
約1500Åの厚さに形成する。次いで、この酸化物
層７１を、例えば、約920℃の温度で約３％の
HCLを含有する乾燥酸素からなる雰囲気へ約30
分間露呈することによつて“高密度化”させその
絶縁強度を増加させる。
図）を、例えば、低圧力化学蒸着技術を使用して
約1500Åの厚さに形成する。次いで、この酸化物
層７１を、例えば、約920℃の温度で約３％の
HCLを含有する乾燥酸素からなる雰囲気へ約30
分間露呈することによつて“高密度化”させその
絶縁強度を増加させる。
次いで、ウエハの表面上にホトレジスト層（不
図示）を付着形成しパターン形成して電気的相互
接続部として機能すべく極めて低い固有抵抗を有
することが必要とされるポリの部分を露出させ
る。重要なことであるが、このホトレジスト層は
抵抗として機能する為に高固有抵抗を有すること
が必要とされるポリの部分を被覆している酸化
物６７の部分を保護している。次いで、酸化物６
７の露出部分を、例えば、CF4プラズマでエツチ
ングすることによつて除去し、その際に第４ｆ図
に示した如く窓７２を形成する。次いで、残存す
るホトレジストを除去する。次いで、固有抵抗を
約100Ω／□へ減少させる為にポリの露出部分
をドープする一方、酸化物層７１の残存部分は酸
化物７１によつて被覆保護されているポリの部
分がドーピングされることを阻止する。これらの
ポリのドープされなかつた比較的高固有抵抗部
分はメモリセル１００の抵抗１１及び１２として
機能する（第３図）。このドーピングを行なう場
合には、例えば、ウエハの温度を窒素雰囲気中に
おいて約950℃へランプ状に上昇させ、ウエハを
約950℃の温度で約５分間POCl3へ露出させ、且
つウエハの温度を約10分以内において窒素雰囲気
中において約室温へランプ状に温度降下させるこ
とによつて行なう。
図示）を付着形成しパターン形成して電気的相互
接続部として機能すべく極めて低い固有抵抗を有
することが必要とされるポリの部分を露出させ
る。重要なことであるが、このホトレジスト層は
抵抗として機能する為に高固有抵抗を有すること
が必要とされるポリの部分を被覆している酸化
物６７の部分を保護している。次いで、酸化物６
７の露出部分を、例えば、CF4プラズマでエツチ
ングすることによつて除去し、その際に第４ｆ図
に示した如く窓７２を形成する。次いで、残存す
るホトレジストを除去する。次いで、固有抵抗を
約100Ω／□へ減少させる為にポリの露出部分
をドープする一方、酸化物層７１の残存部分は酸
化物７１によつて被覆保護されているポリの部
分がドーピングされることを阻止する。これらの
ポリのドープされなかつた比較的高固有抵抗部
分はメモリセル１００の抵抗１１及び１２として
機能する（第３図）。このドーピングを行なう場
合には、例えば、ウエハの温度を窒素雰囲気中に
おいて約950℃へランプ状に上昇させ、ウエハを
約950℃の温度で約５分間POCl3へ露出させ、且
つウエハの温度を約10分以内において窒素雰囲気
中において約室温へランプ状に温度降下させるこ
とによつて行なう。
次いで、ウエハの表面上に酸化物層（不図示）
を、例えば、ウエハを約900℃の温度で乾短燥酸
素雰囲気中に約30分間露呈することによつて形成
し、ポリ酸化物の露出部分の表面上に極めて薄
い（約400Å）の酸化物層を形成する。この極め
て薄い酸化物層は、後に形成される絶縁層７３の
絶縁強度を向上する機能を有する。絶縁層７３
は、例えば、酸化物を低温度で蒸着することによ
り約7000Åの厚さに形成する。次いで、酸化物層
７３を、例えば、ウエハを約920℃の温度で約３
％のHCLを含有する乾燥酸素からなる雰囲気中
に約30分間露呈することによつて“高密度化”さ
せる。次いで、ウエハの表面上にホトレジスト層
（不図示）を付着形成し且つパターン形成して電
気的相互接続をすることが必要とされるポリの
部分を被覆している酸化物７３の部分を露出させ
る。次いで、第４ｇ図及び第５ｋ図に示した如
く、酸化物層７３の露出部分をエツチングし、酸
化物層７３を貫通しポリの部分へ到達するコン
タクト用開口８８を形成する。コンタクト用開口
は、連続的な低固有抵抗相互接続を形成する場合
に障害となる様な尖つた端部を有するものではな
い。アルミニウム又はアルミニウム合金等の様な
物質から構成される低固有抵抗相互接続層７９を
ウエハの表面上に、例えば、公知のスパツタリン
グ技術を使用して約7500Åの厚さに付着形成す
る。次いで、ホトレジスト層（不図示）をウエハ
の表面上に形成しパターン形成することによつて
所望の金属相互接続パターンを画定する。次い
で、露出されたアルミニウムを、例えば、Cl2プ
ラズマでエツチングし次いでアルミニウムエツチ
ング液（例えば硝酸、燐酸及び酢酸からなる溶
液）内に短時間浸漬させることによつてエツチン
グする。次いで、残存するアルミニウム７９（第
４ｇ図及び第５ｋ図）を約450℃の温度で約30分
間水素雰囲気中において合金化させる。次いで、
ウエハに引掻き保護層（不図示）を形成し、公知
の方法によつてボンデイングパツド用の開口を形
成し、その他のコンポーネントへ電気的な相互接
続を形成することを可能とする。その結果得られ
る構造を第５ｋ図に断面で示してある。
を、例えば、ウエハを約900℃の温度で乾短燥酸
素雰囲気中に約30分間露呈することによつて形成
し、ポリ酸化物の露出部分の表面上に極めて薄
い（約400Å）の酸化物層を形成する。この極め
て薄い酸化物層は、後に形成される絶縁層７３の
絶縁強度を向上する機能を有する。絶縁層７３
は、例えば、酸化物を低温度で蒸着することによ
り約7000Åの厚さに形成する。次いで、酸化物層
７３を、例えば、ウエハを約920℃の温度で約３
％のHCLを含有する乾燥酸素からなる雰囲気中
に約30分間露呈することによつて“高密度化”さ
せる。次いで、ウエハの表面上にホトレジスト層
（不図示）を付着形成し且つパターン形成して電
気的相互接続をすることが必要とされるポリの
部分を被覆している酸化物７３の部分を露出させ
る。次いで、第４ｇ図及び第５ｋ図に示した如
く、酸化物層７３の露出部分をエツチングし、酸
化物層７３を貫通しポリの部分へ到達するコン
タクト用開口８８を形成する。コンタクト用開口
は、連続的な低固有抵抗相互接続を形成する場合
に障害となる様な尖つた端部を有するものではな
い。アルミニウム又はアルミニウム合金等の様な
物質から構成される低固有抵抗相互接続層７９を
ウエハの表面上に、例えば、公知のスパツタリン
グ技術を使用して約7500Åの厚さに付着形成す
る。次いで、ホトレジスト層（不図示）をウエハ
の表面上に形成しパターン形成することによつて
所望の金属相互接続パターンを画定する。次い
で、露出されたアルミニウムを、例えば、Cl2プ
ラズマでエツチングし次いでアルミニウムエツチ
ング液（例えば硝酸、燐酸及び酢酸からなる溶
液）内に短時間浸漬させることによつてエツチン
グする。次いで、残存するアルミニウム７９（第
４ｇ図及び第５ｋ図）を約450℃の温度で約30分
間水素雰囲気中において合金化させる。次いで、
ウエハに引掻き保護層（不図示）を形成し、公知
の方法によつてボンデイングパツド用の開口を形
成し、その他のコンポーネントへ電気的な相互接
続を形成することを可能とする。その結果得られ
る構造を第５ｋ図に断面で示してある。
以上、本発明の具体的構成について詳細に説明
したが、本発明はこれら具体例にのみ限定される
べきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能である事は勿論で
ある。
したが、本発明はこれら具体例にのみ限定される
べきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能である事は勿論で
ある。
第１図は従来のスタテイツクRAMセルを示し
た概略図、第２図は本発明に基づいて構成された
スタテイツクRAMセルの１実施例を示した概略
図、第３図は装置内の高抵抗に起因してストアさ
れているデータが不安定であることを描写した
RAM装置の１部を示した概略図、第４ａ図乃至
第４ｇ図は本発明の１実施例に基づいて構成され
るRAM装置の１部を示した各平面図、第５ａ図
乃至第５ｋ図は第４ａ図乃至第４ｇ図の装置の構
成を示した第４ｇ図のＡ−Ａ線に沿つてとつた各
断面図、である。 （符号の説明） １０，１１：メモリセル、１
９：ビツト線、２０：ビツト線、２３：ワード
線、３１：基板、３２：酸化物層、５０：ホトレ
ジスト層、５１：Ｐウエル、５３：ホトレジスト
層、５４：酸化物層、５５：窒化物層、５６：Ｎ
ウエル、５７：フイールド酸化膜領域、６３：ゲ
ート酸化膜領域、６７：ポリシリコン層（ポリ
）、６８：ポリシリコン第２層（ポリ）。
た概略図、第２図は本発明に基づいて構成された
スタテイツクRAMセルの１実施例を示した概略
図、第３図は装置内の高抵抗に起因してストアさ
れているデータが不安定であることを描写した
RAM装置の１部を示した概略図、第４ａ図乃至
第４ｇ図は本発明の１実施例に基づいて構成され
るRAM装置の１部を示した各平面図、第５ａ図
乃至第５ｋ図は第４ａ図乃至第４ｇ図の装置の構
成を示した第４ｇ図のＡ−Ａ線に沿つてとつた各
断面図、である。 （符号の説明） １０，１１：メモリセル、１
９：ビツト線、２０：ビツト線、２３：ワード
線、３１：基板、３２：酸化物層、５０：ホトレ
ジスト層、５１：Ｐウエル、５３：ホトレジスト
層、５４：酸化物層、５５：窒化物層、５６：Ｎ
ウエル、５７：フイールド酸化膜領域、６３：ゲ
ート酸化膜領域、６７：ポリシリコン層（ポリ
）、６８：ポリシリコン第２層（ポリ）。
Claims (1)
- 【特許請求の範囲】 １ 第１電圧供給用リードと第２電圧供給用リー
ドとの間に一対の負荷装置とトランジスタとを直
列して接続し各トランジスタのゲートを対向する
負荷装置とトランジスタとの接続点に接続したス
タテイツクRAMセルにおいて、前記第１電圧供
給用リードが基板上に絶縁層を介してパターン形
成された低固有抵抗の第１物質からなる第１層の
第１部分によつて形成されており、前記第２電圧
供給用リードが前記第１電圧供給用リードを被覆
する絶縁層上にパターン形成された前記第１物質
と異なる第２物質からなる第２層の第１部分から
形成されており、前記各負荷装置が前記第１層の
第２部分により画定されるゲートと前記第２層の
第２部分により画定されるソース、ドレイン及び
チヤンネルとによつて構成されるデプリシヨン負
荷トランジスタを有することを特徴とするスタテ
イツクRAMセル。 ２ 特許請求の範囲第１項において、前記第１物
質がポリシリサイドを有することを特徴とするス
タテイツクRAMセル。 ３ 特許請求の範囲第２項において、前記第２物
質がポリシリコンを有することを特徴とするスタ
テイツクRAMセル。 ４ 特許請求の範囲第３項において、前記第２層
の第１部分及び前記第２部分のソース及びドレイ
ンはドープされたポリシリコンを有することを特
徴とするスタテイツクRAMセル。 ５ 特許請求の範囲第１項乃至第４項の内のいず
れか１項において、前記第１電圧供給用リードが
Vssリードであり且つ前記第２電圧供給用リード
がVccリードであることを特徴とするスタテイツ
クRAMセル。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/390,082 US4554644A (en) | 1982-06-21 | 1982-06-21 | Static RAM cell |
| US390082 | 1999-09-03 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS594160A JPS594160A (ja) | 1984-01-10 |
| JPH0436468B2 true JPH0436468B2 (ja) | 1992-06-16 |
Family
ID=23540970
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58110292A Granted JPS594160A (ja) | 1982-06-21 | 1983-06-21 | スタテイツクｒａｍセル |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4554644A (ja) |
| EP (1) | EP0097595B1 (ja) |
| JP (1) | JPS594160A (ja) |
| CA (1) | CA1197617A (ja) |
| DE (1) | DE3380653D1 (ja) |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60234360A (ja) * | 1984-05-07 | 1985-11-21 | Nec Corp | 半導体記憶装置 |
| JPS60263455A (ja) * | 1984-06-04 | 1985-12-26 | インタ−ナシヨナル ビジネス マシ−ンズ コ−ポレ−シヨン | ポリシリコン構造 |
| US5061986A (en) * | 1985-01-22 | 1991-10-29 | National Semiconductor Corporation | Self-aligned extended base contact for a bipolar transistor having reduced cell size and improved electrical characteristics |
| US5227316A (en) * | 1985-01-22 | 1993-07-13 | National Semiconductor Corporation | Method of forming self aligned extended base contact for a bipolar transistor having reduced cell size |
| US5045916A (en) * | 1985-01-22 | 1991-09-03 | Fairchild Semiconductor Corporation | Extended silicide and external contact technology |
| DE3686490T2 (de) * | 1985-01-22 | 1993-03-18 | Fairchild Semiconductor | Halbleiterstruktur. |
| US5072275A (en) * | 1986-02-28 | 1991-12-10 | Fairchild Semiconductor Corporation | Small contactless RAM cell |
| US5100824A (en) * | 1985-04-01 | 1992-03-31 | National Semiconductor Corporation | Method of making small contactless RAM cell |
| US5340762A (en) * | 1985-04-01 | 1994-08-23 | Fairchild Semiconductor Corporation | Method of making small contactless RAM cell |
| US4740479A (en) * | 1985-07-05 | 1988-04-26 | Siemens Aktiengesellschaft | Method for the manufacture of cross-couplings between n-channel and p-channel CMOS field effect transistors of static write-read memories |
| DE3778533D1 (de) * | 1987-01-28 | 1992-05-27 | Advanced Micro Devices Inc | Statische ram-zellen mit vier transistoren. |
| US4796227A (en) * | 1987-03-17 | 1989-01-03 | Schlumberger Systems And Services, Inc. | Computer memory system |
| US4853561A (en) * | 1987-06-10 | 1989-08-01 | Regents Of The University Of Minnesota | Family of noise-immune logic gates and memory cells |
| US4868904A (en) * | 1987-09-18 | 1989-09-19 | Regents Of The University Of Minnesota | Complementary noise-immune logic |
| GB2215123B (en) * | 1988-02-16 | 1990-10-24 | Stc Plc | Improvement in integrated circuits |
| JPH061822B2 (ja) * | 1989-05-24 | 1994-01-05 | 株式会社日立製作所 | 半導体集積回路装置の製法 |
| DE69033746T2 (de) * | 1989-12-15 | 2002-02-28 | Sony Corp., Tokio/Tokyo | Halbleiterspeicher |
| US5831315A (en) * | 1997-02-05 | 1998-11-03 | Alliance Semiconductor Corporation | Highly integrated low voltage SRAM array with low resistance Vss lines |
| US5986922A (en) * | 1997-09-30 | 1999-11-16 | Alliance Semiconductor | Method of and apparatus for increasing load resistance within an SRAM array |
| US6030862A (en) * | 1998-10-13 | 2000-02-29 | Advanced Micro Devices, Inc. | Dual gate oxide formation with minimal channel dopant diffusion |
| US6906354B2 (en) * | 2001-06-13 | 2005-06-14 | International Business Machines Corporation | T-RAM cell having a buried vertical thyristor and a pseudo-TFT transfer gate and method for fabricating the same |
| US6602780B2 (en) * | 2001-09-06 | 2003-08-05 | Taiwan Semiconductor Manufacturing Co., Ltd | Method for protecting sidewalls of etched openings to prevent via poisoning |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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