JPS643376B2 - - Google Patents
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- JPS643376B2 JPS643376B2 JP3053580A JP3053580A JPS643376B2 JP S643376 B2 JPS643376 B2 JP S643376B2 JP 3053580 A JP3053580 A JP 3053580A JP 3053580 A JP3053580 A JP 3053580A JP S643376 B2 JPS643376 B2 JP S643376B2
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- capacitor
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- current
- analog
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- 238000006243 chemical reaction Methods 0.000 claims description 31
- 239000003990 capacitor Substances 0.000 claims description 20
- 238000012937 correction Methods 0.000 claims description 16
- 238000005259 measurement Methods 0.000 claims description 9
- 238000007599 discharging Methods 0.000 claims 2
- 238000010586 diagram Methods 0.000 description 5
- 230000007423 decrease Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
この発明は集積回路化するのに最適なアナログ
−デイジタル変換回路に関する。
−デイジタル変換回路に関する。
第１図は一般的な二重積分型のアナログ−デイ
ジタル（Ａ−Ｄ）変換回路の動作を示す波形図で
ある。この回路の動作は、十分に高い電圧に充電
されたコンデンサを先ず基準電圧VREFと入力アナ
ログ電圧VXとの差の電圧に応じた電流IXでT1の
期間放電する。T1が経過した後は今度は、上記
基準電圧VREFに応じた電流IREFで上記コンデンサ
を充電すると共にT2の期間の計測を開始する。
なお上記電圧VREF，VXはともに正の電圧とする。
そして上記コンデンサ充電中にこのコンデンサの
電圧がV0に達したら、上記T2の期間の計測を停
止する。ここでT1は決まつた値であり、T2は上
記計測により求められ、Ｔ（＝T1＋T2）の期間に
上記コンデンサから放出された電荷量とこのコン
デンサに流入する電荷量とは等しくこれを式で表
わすと次のようになる。
ジタル（Ａ−Ｄ）変換回路の動作を示す波形図で
ある。この回路の動作は、十分に高い電圧に充電
されたコンデンサを先ず基準電圧VREFと入力アナ
ログ電圧VXとの差の電圧に応じた電流IXでT1の
期間放電する。T1が経過した後は今度は、上記
基準電圧VREFに応じた電流IREFで上記コンデンサ
を充電すると共にT2の期間の計測を開始する。
なお上記電圧VREF，VXはともに正の電圧とする。
そして上記コンデンサ充電中にこのコンデンサの
電圧がV0に達したら、上記T2の期間の計測を停
止する。ここでT1は決まつた値であり、T2は上
記計測により求められ、Ｔ（＝T1＋T2）の期間に
上記コンデンサから放出された電荷量とこのコン
デンサに流入する電荷量とは等しくこれを式で表
わすと次のようになる。
IX・T1＝IREF・T2 ……(1)
またIX，IREFはそれぞれ次のようになる。
IX＝K1（VREF−VX） ……(2)
IREF＝K2・VREF ……(3)
ただしK1，K2は回路構成によつて決定される
固有の定数である。
固有の定数である。
ここで上記(1)〜(3)式から次式が得られる。
１−VX／VREF＝K2／K1・T2／T1 ……(4)
さらに上記(4)式を入力アナログ電圧VXについ
てまとめると次式が得られる。
てまとめると次式が得られる。
VX＝VREF（１−K2／K1・T2／T1） ……(5)
したがつて上記(5)式においてK1，K2の値が既
知であれば、VREF，T1も既知であるのでVXはT2
を計測することによつてデイジタル信号に変換す
ることができる。しかしながら回路を集積回路化
した場合、上記K1とK2の値は個々の回路におい
て異なるため、異なつた集積回路で同じ値のアナ
ログ電圧をＡ−Ｄ変換したときに得られるデイジ
タル信号間に変換誤差が生じてしまうという欠点
がある。
知であれば、VREF，T1も既知であるのでVXはT2
を計測することによつてデイジタル信号に変換す
ることができる。しかしながら回路を集積回路化
した場合、上記K1とK2の値は個々の回路におい
て異なるため、異なつた集積回路で同じ値のアナ
ログ電圧をＡ−Ｄ変換したときに得られるデイジ
タル信号間に変換誤差が生じてしまうという欠点
がある。
この発明は上記のような事情を考慮してなされ
たものであり、その目的は、集積回路化した場
合、個々の回路で同一のアナログ電圧をＡ−Ｄ変
換したときに発生する変換誤差を少なくすること
ができる積分型アナログ−デイジタル変換回路を
提供することにある。
たものであり、その目的は、集積回路化した場
合、個々の回路で同一のアナログ電圧をＡ−Ｄ変
換したときに発生する変換誤差を少なくすること
ができる積分型アナログ−デイジタル変換回路を
提供することにある。
以下、図面を参照してこの発明の一実施例を説
明する。第２図において１１は複数の入力チヤネ
ルch１〜chNを有し、この各チヤネルに与えられ
るアナログ電圧のうちから中央演算処理装置（以
下CPUと略称する）１２の制御の下で任意のも
のを選択出力するマルチプレクサ（以下MPXと
略称する）である。上記MPX１１から選択出力
されるアナログ電圧VXは第１の電圧−電流変換
回路（Ｖ／Ｉ）１３に与えられる。上記第１の電
圧−電流変換回路１３は基準電圧VREFと上記電圧
VXとの差電圧（VREF−VX）（ただしVREF＞VXと
する）に応じた電流IXを出力し、上記CPU１２に
よつて制御される切替回路１４を介して、コンデ
ンサ１５をこの電流IXにより放電するようになつ
ている。また図において１６は第２の電圧−電流
変換回路（Ｖ／Ｉ）であり、この回路１６は上記
基準電圧VREFに応じた電流IREFを出力し、上記切
替回路１４を介して上記コンデンサ１５をこの電
流IREFにより充電するようになつている。また上
記コンデンサ１５の端子電圧VCは電圧比較回路
１７の負側（−）入力端に与えられる。この回路
１７の正側（＋）入力端には上記基準電圧VREFを
一対の抵抗R1，R2で分割することによつて得ら
れる電圧V0が与えられ、さらにこの回路１７は
電圧VCとVOの大小関係に応じて論理信号を出力
する。この論理信号は上記CPU１２に与えられ、
CPU１２はこの信号に基づいて上記MPX１１の
選択動作、切替回路１４の切替動作をそれぞれ制
御すると共に、内部でクロツクパルスをカウント
する等の方法よりある期間を計測するようになつ
ている。また上記MPX１１，CPU１２，第１，
第２の電圧−電流変換回路１３，１６等は集積回
路化されて一つのチツプ内に形成されている。さ
らに上記基準電圧VREFは上記チツプに外付けされ
る一対の抵抗Ra，Rbによつて分割され、この分
割電圧VSは上記MPX１１の任意の入力チヤネル
たとえばch１に与えられ、残りの入力チヤネル
ch２〜chNそれぞれには異なつたアナログ電圧が
与えられる。
明する。第２図において１１は複数の入力チヤネ
ルch１〜chNを有し、この各チヤネルに与えられ
るアナログ電圧のうちから中央演算処理装置（以
下CPUと略称する）１２の制御の下で任意のも
のを選択出力するマルチプレクサ（以下MPXと
略称する）である。上記MPX１１から選択出力
されるアナログ電圧VXは第１の電圧−電流変換
回路（Ｖ／Ｉ）１３に与えられる。上記第１の電
圧−電流変換回路１３は基準電圧VREFと上記電圧
VXとの差電圧（VREF−VX）（ただしVREF＞VXと
する）に応じた電流IXを出力し、上記CPU１２に
よつて制御される切替回路１４を介して、コンデ
ンサ１５をこの電流IXにより放電するようになつ
ている。また図において１６は第２の電圧−電流
変換回路（Ｖ／Ｉ）であり、この回路１６は上記
基準電圧VREFに応じた電流IREFを出力し、上記切
替回路１４を介して上記コンデンサ１５をこの電
流IREFにより充電するようになつている。また上
記コンデンサ１５の端子電圧VCは電圧比較回路
１７の負側（−）入力端に与えられる。この回路
１７の正側（＋）入力端には上記基準電圧VREFを
一対の抵抗R1，R2で分割することによつて得ら
れる電圧V0が与えられ、さらにこの回路１７は
電圧VCとVOの大小関係に応じて論理信号を出力
する。この論理信号は上記CPU１２に与えられ、
CPU１２はこの信号に基づいて上記MPX１１の
選択動作、切替回路１４の切替動作をそれぞれ制
御すると共に、内部でクロツクパルスをカウント
する等の方法よりある期間を計測するようになつ
ている。また上記MPX１１，CPU１２，第１，
第２の電圧−電流変換回路１３，１６等は集積回
路化されて一つのチツプ内に形成されている。さ
らに上記基準電圧VREFは上記チツプに外付けされ
る一対の抵抗Ra，Rbによつて分割され、この分
割電圧VSは上記MPX１１の任意の入力チヤネル
たとえばch１に与えられ、残りの入力チヤネル
ch２〜chNそれぞれには異なつたアナログ電圧が
与えられる。
第３図および第４図それぞれは第１、第２の電
圧−電流変換回路１３，１６の一具体例を示す構
成図であり、第３図に示す回路ではコンデンサ１
５の放電電流IXはK1（VREF−VX）となり、第４図
に示す回路ではコンデンサ１５の充電電流IREFは
K2・VREFとなる。ただしK1，K2はそれぞれの回
路に固有の定数である。
圧−電流変換回路１３，１６の一具体例を示す構
成図であり、第３図に示す回路ではコンデンサ１
５の放電電流IXはK1（VREF−VX）となり、第４図
に示す回路ではコンデンサ１５の充電電流IREFは
K2・VREFとなる。ただしK1，K2はそれぞれの回
路に固有の定数である。
次に上記のように構成された回路の動作を説明
する。先ずアナログ電圧の変換に先立つてCPU
１２はその入力チヤネルch１に与えられている
電圧VSを選択するための制御信号をMPX１１に
出力する。上記制御信号が与えられてMPX１１
から電圧VSがVXとして出力されると、第１の電
圧−電流変換回路１３は電流IXを出力する。この
ときCPU１２は切替回路１４が第１の電圧−電
流変換回路１３側に切替えられるような制御信号
を出力するため、コンデンサ１５は上記電流IXに
よつて放電され、その端子電圧VCは前記第１図
と同様に低下していく。そしてこの放電期間が
T1を経過すると、CPU１２は切替回路１４が今
度は第２の電圧−電流変換回路１６側に切替えら
れるような制御信号を出力するとともに、CPU
１２内部で期間の計測を開始する。したがつて、
この後放電によつて低下したコンデンサ１５の端
子電圧VCは、前記第１図と同様に再び上昇して
いく。そしてこの端子電圧VCが電圧比較回路１
７の正側入力端に与えられている電圧VOに到達
すると、この回路１７の論理出力信号が反転す
る。上記論理信号が反転すると、CPU１２はい
ままで行なつていた期間の計測動作を停止する。
これにより上記電圧VSをＡ−Ｄ変換した場合の
前記期間T2がCPU１２により計測される。この
後CPU１２はこの期間T2をT2CALとし、前記VX
に上記抵抗Ra，RbでVREFを分割したVSを前記(4)
式に代入演算する。この結果、次の(6)式が得られ
る。
する。先ずアナログ電圧の変換に先立つてCPU
１２はその入力チヤネルch１に与えられている
電圧VSを選択するための制御信号をMPX１１に
出力する。上記制御信号が与えられてMPX１１
から電圧VSがVXとして出力されると、第１の電
圧−電流変換回路１３は電流IXを出力する。この
ときCPU１２は切替回路１４が第１の電圧−電
流変換回路１３側に切替えられるような制御信号
を出力するため、コンデンサ１５は上記電流IXに
よつて放電され、その端子電圧VCは前記第１図
と同様に低下していく。そしてこの放電期間が
T1を経過すると、CPU１２は切替回路１４が今
度は第２の電圧−電流変換回路１６側に切替えら
れるような制御信号を出力するとともに、CPU
１２内部で期間の計測を開始する。したがつて、
この後放電によつて低下したコンデンサ１５の端
子電圧VCは、前記第１図と同様に再び上昇して
いく。そしてこの端子電圧VCが電圧比較回路１
７の正側入力端に与えられている電圧VOに到達
すると、この回路１７の論理出力信号が反転す
る。上記論理信号が反転すると、CPU１２はい
ままで行なつていた期間の計測動作を停止する。
これにより上記電圧VSをＡ−Ｄ変換した場合の
前記期間T2がCPU１２により計測される。この
後CPU１２はこの期間T2をT2CALとし、前記VX
に上記抵抗Ra，RbでVREFを分割したVSを前記(4)
式に代入演算する。この結果、次の(6)式が得られ
る。
１−Rb／Ra＋Rb＝K2／K1・T2CAL／T1……(6)
さらにCPU１２は演算を行なつて上記(6)式か
ら次式を得る。
ら次式を得る。
K2／K1＝（１−Rb／Ra＋Rb）・T1／T2CAL ……(7)
ここでRa，Rbとして高精度のものを選べば、
個々の集積回路において同一の電圧VSをＡ−Ｄ
変換した場合に計測される期間T2CALは、それぞ
れのK2／K1に応じた値となる。そこで次にCPU
１２は上記求められた値K2／K1を補正値として
いつたん記憶する。
個々の集積回路において同一の電圧VSをＡ−Ｄ
変換した場合に計測される期間T2CALは、それぞ
れのK2／K1に応じた値となる。そこで次にCPU
１２は上記求められた値K2／K1を補正値として
いつたん記憶する。
次にCPU１２はMPX１１の入力チヤネルch２
に与えられているアナログ電圧を選択するための
制御信号をMPX１１に出力する。以下、前記電
圧VSをＡ−Ｄ変換した時と同様にこの電圧をＡ
−Ｄ変換し、CPU１２は上記選択されたアナロ
グ電圧に応じた期間T2を計測する。T2計測後、
CPU１２はこの計測したT2の値および予め記憶
している補正値K2／K1それぞれを前記(5)式に代
入して、次式に示すような補正演算を行ない上記
アナログ電圧に応じたデイジタル信号を得る。
に与えられているアナログ電圧を選択するための
制御信号をMPX１１に出力する。以下、前記電
圧VSをＡ−Ｄ変換した時と同様にこの電圧をＡ
−Ｄ変換し、CPU１２は上記選択されたアナロ
グ電圧に応じた期間T2を計測する。T2計測後、
CPU１２はこの計測したT2の値および予め記憶
している補正値K2／K1それぞれを前記(5)式に代
入して、次式に示すような補正演算を行ない上記
アナログ電圧に応じたデイジタル信号を得る。
VX＝VREF｛１−（１−Rb／Ra＋Rb）
・T2／T2CAL ……(8)
このように個々の集積回路において同一の電圧
VSをアナログ電圧のＡ／Ｄ変換に先立つていつ
たんＡ／Ｄ変換して回路固有の定数K2／K1を算
出し、次にこの定数によりMPX１１のch２に与
えられているアナログ電圧をＡ／Ｄ変換して得ら
れるデイジタル信号を補正するようにしたので、
上記(8)式に基づき個々の集積回路で得られるデイ
ジタル信号相互間にはほとんど誤差は発生しな
い。
VSをアナログ電圧のＡ／Ｄ変換に先立つていつ
たんＡ／Ｄ変換して回路固有の定数K2／K1を算
出し、次にこの定数によりMPX１１のch２に与
えられているアナログ電圧をＡ／Ｄ変換して得ら
れるデイジタル信号を補正するようにしたので、
上記(8)式に基づき個々の集積回路で得られるデイ
ジタル信号相互間にはほとんど誤差は発生しな
い。
MPX１１の入力チヤネルch２に与えられてい
るアナログ電圧のＡ−Ｄ変換が終了したならば、
CPU１２はこの後上記と同様に、MPX１１のch
３〜chNそれぞれに与えられているアナログ電圧
を順次選択出力させ、それぞれのアナログ電圧に
応じて期間T2を計測し、さらにこの計測値T2と
前記の補正値K2／K1を用いて演算処理すること
により、異なつた集積回路相互間で変換誤差の生
じないデイジタル信号を得るものである。また第
５図は上記CPU１２による制御動作をまとめて
示したフローチヤートである。
るアナログ電圧のＡ−Ｄ変換が終了したならば、
CPU１２はこの後上記と同様に、MPX１１のch
３〜chNそれぞれに与えられているアナログ電圧
を順次選択出力させ、それぞれのアナログ電圧に
応じて期間T2を計測し、さらにこの計測値T2と
前記の補正値K2／K1を用いて演算処理すること
により、異なつた集積回路相互間で変換誤差の生
じないデイジタル信号を得るものである。また第
５図は上記CPU１２による制御動作をまとめて
示したフローチヤートである。
このように上記実施例によれば、アナログ電圧
をＡ−Ｄ変換して得られるデイジタル信号を、
個々の集積回路においてその回路固有の定数で補
正演算するようにしたので、個々の回路で得られ
るデイジタル信号相互間には変換誤差はほとんど
生じない。またこのときの誤差は外付けされた抵
抗Ra，Rbの精度を小さくすればする程小さくす
ることができる。また個々の集積回路における定
数K2／K1の値は周囲温度により変化するが、上
記実施例によればその周囲温度によるデイジタル
信号への影響をもCPU１２の補正演算によつて
補正することができる。
をＡ−Ｄ変換して得られるデイジタル信号を、
個々の集積回路においてその回路固有の定数で補
正演算するようにしたので、個々の回路で得られ
るデイジタル信号相互間には変換誤差はほとんど
生じない。またこのときの誤差は外付けされた抵
抗Ra，Rbの精度を小さくすればする程小さくす
ることができる。また個々の集積回路における定
数K2／K1の値は周囲温度により変化するが、上
記実施例によればその周囲温度によるデイジタル
信号への影響をもCPU１２の補正演算によつて
補正することができる。
なおこの発明は上記実施例に限定されるもので
はなく、たとえば上記実施例ではＡ−Ｄ変換する
場合、先ずアナログ電圧VXに応じた電流でコン
デンサ１５を放電させ、この後基準電圧VREFに応
じた電流でこのコンデンサ１５を充電する場合に
ついて説明したが、これは先ずVXに応じた電流
で充電しこの後VREFに応じた電流で放電させるよ
うにしても良い。また上記実施例では電圧VSを
MPX１１のch１に与える場合について説明した
が、これはどの入力チヤネルに与えても良いこと
はもちろんであり、要するにCPU１２の制御の
下にMPX１１で最初に選択される入力チヤネル
にこの電圧VSを与えるようにすれば良い。さら
に上記実施例では、CPU１２はMPX１１に与え
られた複数のアナログ電圧に対して同一の補正値
を用いて補正演算する場合について説明したが、
これはたとえば一つあるいは二つのアナログ電圧
をＡ−Ｄ変換する毎に新たな補正値を得て、さら
にこの補正値を用いて次の補正演算をするように
しても良く、このようにした場合には周囲温度変
化に対してきめ細い補正を行なうことができる。
はなく、たとえば上記実施例ではＡ−Ｄ変換する
場合、先ずアナログ電圧VXに応じた電流でコン
デンサ１５を放電させ、この後基準電圧VREFに応
じた電流でこのコンデンサ１５を充電する場合に
ついて説明したが、これは先ずVXに応じた電流
で充電しこの後VREFに応じた電流で放電させるよ
うにしても良い。また上記実施例では電圧VSを
MPX１１のch１に与える場合について説明した
が、これはどの入力チヤネルに与えても良いこと
はもちろんであり、要するにCPU１２の制御の
下にMPX１１で最初に選択される入力チヤネル
にこの電圧VSを与えるようにすれば良い。さら
に上記実施例では、CPU１２はMPX１１に与え
られた複数のアナログ電圧に対して同一の補正値
を用いて補正演算する場合について説明したが、
これはたとえば一つあるいは二つのアナログ電圧
をＡ−Ｄ変換する毎に新たな補正値を得て、さら
にこの補正値を用いて次の補正演算をするように
しても良く、このようにした場合には周囲温度変
化に対してきめ細い補正を行なうことができる。
以上説明したようにこの発明の積分型アナログ
−デイジタル変換回路では、この回路を集積回路
化した場合に個々の回路間の変換誤差をほとんど
なくすことができる。
−デイジタル変換回路では、この回路を集積回路
化した場合に個々の回路間の変換誤差をほとんど
なくすことができる。
第１図は一般的な二重積分型のアナログ−デイ
ジタル変換回路の動作を示す波形図、第２図はこ
の発明に係る積分型アナログ−デイジタル変換回
路の一実施例を示すブロツク構成図、第３図およ
び第４図それぞれは上記実施例回路の一部の一具
体例を示す構成図、第５図は上記実施例回路の動
作をまとめたフローチヤートを示す図である。 １１……マルチプレクサ（MPX）、１２……中
央演算処理装置（CPU）、１３……第１の電圧−
電流変換回路（Ｖ／Ｉ）、１４……切替回路、１
５……コンデンサ、１６……第２の電圧−電流変
換回路（Ｖ／Ｉ）、１７……電圧比較回路、Ra，
Rb……抵抗。
ジタル変換回路の動作を示す波形図、第２図はこ
の発明に係る積分型アナログ−デイジタル変換回
路の一実施例を示すブロツク構成図、第３図およ
び第４図それぞれは上記実施例回路の一部の一具
体例を示す構成図、第５図は上記実施例回路の動
作をまとめたフローチヤートを示す図である。 １１……マルチプレクサ（MPX）、１２……中
央演算処理装置（CPU）、１３……第１の電圧−
電流変換回路（Ｖ／Ｉ）、１４……切替回路、１
５……コンデンサ、１６……第２の電圧−電流変
換回路（Ｖ／Ｉ）、１７……電圧比較回路、Ra，
Rb……抵抗。
Claims (1)
- 【特許請求の範囲】 １ コンデンサと、 このコンデンサを入力アナログ電圧に応じた電
流で放電あるいは充電し、放電あるいは充電の開
始後、上記コンデンサの電圧が予め定められた電
圧に達してから、予め定められた時間の経過後に
放電あるいは充電動作を停止する第１の電圧−電
流変換手段と、 上記コンデンサの充電あるいは放電の後、上記
コンデンサが放電されている時はこのコンデンサ
を基準電圧に応じた電流で充電し、上記コンデン
サが充電されている時にはこのコンデンサを基準
電圧に応じた電流で放電する第２の電圧−電流変
換手段と、 この基準電圧に応じた電流による充電あるいは
放電の開始時点から、上記コンデンサの電圧が上
記予め定められた電圧に達するまでの時間間隔を
計時する計時手段と、 この計時手段の出力に基づいて入力アナログ電
圧に対応したデイジタル値を得るアナログ−デイ
ジタル変換手段と、 上記基準電圧を所定の分圧比で分割することに
より上記第１、第２の電圧−電流変換手段間の出
力電流の比を補正するための基準となる電圧を発
生する補正用基準電圧発生手段と、 この補正用基準電圧発生手段の出力電圧あるい
は上記入力アナログ電圧を選択的に上記第１の電
圧−電流変換手段に供給する選択手段と、 上記基準電圧、この基準電圧の上記分圧比、上
記入力アナログ電圧に対応した上記計時手段の計
時出力、および上記補正用基準電圧発生手段の出
力電圧を上記選択手段で選択して上記第１の電圧
−電流変換手段に供給し、入力アナログ電圧と同
じ処理を行なつた時の上記計時手段の計時出力と
に基づいて入力アナログ電圧のデイジタル変換出
力の補正演算を行なう補正手段と を具備することを特徴とする積分型アナログ−デ
イジタル変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3053580A JPS56126318A (en) | 1980-03-11 | 1980-03-11 | Integrating type analog and digital converting circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3053580A JPS56126318A (en) | 1980-03-11 | 1980-03-11 | Integrating type analog and digital converting circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56126318A JPS56126318A (en) | 1981-10-03 |
| JPS643376B2 true JPS643376B2 (ja) | 1989-01-20 |
Family
ID=12306481
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3053580A Granted JPS56126318A (en) | 1980-03-11 | 1980-03-11 | Integrating type analog and digital converting circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56126318A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4621204A (en) * | 1984-07-26 | 1986-11-04 | Miles Laboratories, Inc. | Sensor integrator system |
-
1980
- 1980-03-11 JP JP3053580A patent/JPS56126318A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56126318A (en) | 1981-10-03 |
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