JPS644211B2 - - Google Patents
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- Publication number
- JPS644211B2 JPS644211B2 JP56158808A JP15880881A JPS644211B2 JP S644211 B2 JPS644211 B2 JP S644211B2 JP 56158808 A JP56158808 A JP 56158808A JP 15880881 A JP15880881 A JP 15880881A JP S644211 B2 JPS644211 B2 JP S644211B2
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- JP
- Japan
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- program
- data processing
- processing device
- online
- computer
- Prior art date
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/36—Prevention of errors by analysis, debugging or testing of software
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
Description
【発明の詳細な説明】
この発明は、オンラインリアルタイムのプロセ
ス制御装置において、リアルタイムでプロセス制
御を実行しながら新たに追加したい被テストプロ
グラムのデバツグを行うオンラインデバツグ方法
に関するものである。
ス制御装置において、リアルタイムでプロセス制
御を実行しながら新たに追加したい被テストプロ
グラムのデバツグを行うオンラインデバツグ方法
に関するものである。
近年、計算機制御技術の分野では、データウエ
イシステムを情報伝送の核としたシステム構成が
各種のプラントで一般的に採用されているが、第
1図はかかるデータウエイシステムの構成例を示
すブロツク図である。同図において複数個のデー
タウエイステーシヨン4,5,6が伝送路9によ
つてループ状に結合されているが、ステーシヨン
4には中央処理装置(cpu)1が結合され、ステ
ーシヨン5と6には、それぞれプロセス入出力装
置(pio)51,61と入出力装置(I/O)5
2,62が結合されている。
イシステムを情報伝送の核としたシステム構成が
各種のプラントで一般的に採用されているが、第
1図はかかるデータウエイシステムの構成例を示
すブロツク図である。同図において複数個のデー
タウエイステーシヨン4,5,6が伝送路9によ
つてループ状に結合されているが、ステーシヨン
4には中央処理装置(cpu)1が結合され、ステ
ーシヨン5と6には、それぞれプロセス入出力装
置(pio)51,61と入出力装置(I/O)5
2,62が結合されている。
中央処理装置1は、例えばプロセス入出力装置
51を介してつながる或る工業プロセスから、そ
の制御に必要なデータを、pio51、ステーシヨ
ン5、伝送路9、ステーシヨン4を介して入力デ
ータとして取り込み、取り込んだデータに所定の
演算処理を行なつた後、該処理結果を出力データ
として、同様な経路をたどつて前記プロセスへ出
力し、該プロセスをオンラインリアルタイムで制
御することが行なわれている。
51を介してつながる或る工業プロセスから、そ
の制御に必要なデータを、pio51、ステーシヨ
ン5、伝送路9、ステーシヨン4を介して入力デ
ータとして取り込み、取り込んだデータに所定の
演算処理を行なつた後、該処理結果を出力データ
として、同様な経路をたどつて前記プロセスへ出
力し、該プロセスをオンラインリアルタイムで制
御することが行なわれている。
さて、かかるオンラインリアルタイムの制御装
置において、プラントの増設、その他の理由によ
り、cpu1としての電子計算機にストアする制御
プログラムを、それまでの制御プログラム(すで
に充分デバツグされ、実用に供されてきたという
意味で、これを完成プログラムと呼ぶことにす
る)から、該完成プログラムに、別な新しい機能
をもつたプログラムを付加して得られる新しい制
御プログラムに代える必要性が起きることがあ
る。この付加プログラムは、新しく作成されたも
のであり、未だデバツグされていないので、これ
を被テストプログラムと呼ぶことにする。この被
テストプログラムを実用に供するためには、被テ
ストプログラム自体によつて計算機を動作させて
みてそのデバツグを行ない、更に完成プログラム
と被テストプログラムを併せた新しい制御プログ
ラムによつて計算機を動作させてみて、再度デバ
ツグを行なう必要がある。
置において、プラントの増設、その他の理由によ
り、cpu1としての電子計算機にストアする制御
プログラムを、それまでの制御プログラム(すで
に充分デバツグされ、実用に供されてきたという
意味で、これを完成プログラムと呼ぶことにす
る)から、該完成プログラムに、別な新しい機能
をもつたプログラムを付加して得られる新しい制
御プログラムに代える必要性が起きることがあ
る。この付加プログラムは、新しく作成されたも
のであり、未だデバツグされていないので、これ
を被テストプログラムと呼ぶことにする。この被
テストプログラムを実用に供するためには、被テ
ストプログラム自体によつて計算機を動作させて
みてそのデバツグを行ない、更に完成プログラム
と被テストプログラムを併せた新しい制御プログ
ラムによつて計算機を動作させてみて、再度デバ
ツグを行なう必要がある。
かかるデバツグのやり方として従来は、プロセ
スをオンライン制御している制御装置(電子計算
機)バツクグランド・ジヨブとして、オンライン
デバツグを行なつてきたが、オンラインリアルタ
イム信号を用いてのデバツグは技術的に困難であ
つた。さらに実プロセスの動きに合せた制御シス
テムのデバツグはバツクグランド・ジヨブでは出
来ない。また従来のデバツグのやり方は、オンラ
インリアルタイムでプロセスを制御している制御
系(計算機プログラム、データフアイル、および
入出力装置)に支障をきたす可能性が大きかつ
た。そこで充分なオンラインデバツグの行なえる
制御システムを得ようとすれば、計算機および入
出力装置をすべて2重化することが必要となり、
これではハードウエアの製作コストがかさみすぎ
ることになる。このような次第で、従来は、次々
に増設されるプラント(プロセス)毎に、新たに
必要になる追加プログラム(被テストプログラ
ム)のデバツグを同じ手法を用いて実施すること
などは不可能であり、現実には、不充分なデバツ
グしかなされていないプログラムを用いざるを得
ないという実状にあつた。
スをオンライン制御している制御装置(電子計算
機)バツクグランド・ジヨブとして、オンライン
デバツグを行なつてきたが、オンラインリアルタ
イム信号を用いてのデバツグは技術的に困難であ
つた。さらに実プロセスの動きに合せた制御シス
テムのデバツグはバツクグランド・ジヨブでは出
来ない。また従来のデバツグのやり方は、オンラ
インリアルタイムでプロセスを制御している制御
系(計算機プログラム、データフアイル、および
入出力装置)に支障をきたす可能性が大きかつ
た。そこで充分なオンラインデバツグの行なえる
制御システムを得ようとすれば、計算機および入
出力装置をすべて2重化することが必要となり、
これではハードウエアの製作コストがかさみすぎ
ることになる。このような次第で、従来は、次々
に増設されるプラント(プロセス)毎に、新たに
必要になる追加プログラム(被テストプログラ
ム)のデバツグを同じ手法を用いて実施すること
などは不可能であり、現実には、不充分なデバツ
グしかなされていないプログラムを用いざるを得
ないという実状にあつた。
この発明は、上述のような従来の技術的事情に
かんがみなされたものであり、従つてこの発明の
目的は、制御対象となるプロセスをオンラインリ
アルタイムで現実に制御しながら、新たに追加を
希望する被テストプログラムの充分なるデバツグ
を、オンラインでしかも比較的低廉な手段で実施
することのできるオンラインデバツグ方法を提供
することにある。
かんがみなされたものであり、従つてこの発明の
目的は、制御対象となるプロセスをオンラインリ
アルタイムで現実に制御しながら、新たに追加を
希望する被テストプログラムの充分なるデバツグ
を、オンラインでしかも比較的低廉な手段で実施
することのできるオンラインデバツグ方法を提供
することにある。
この発明の要点は、電子計算機やシーケンスコ
ントローラのようなデータ処理装置(第1のデー
タ処理装置)のほかに、プロセス入出力制御装置
を共用するオンラインデバツグ用データ処理装置
(第2のデータ処理装置)を設けると共に、両デ
ータ処理装置に共通のメモリを用意し、先ず第1
のデータ処理装置に完成プログラムを、第2のデ
ータ処理装置に被テストプログラムをそれぞれス
トアして運転させることにより被テストプログラ
ム単独のオンラインデバツグを行ない、次に、第
1のデータ処理装置には完成プログラムを、第2
のデータ処理装置には完成と被テストプログラム
の両プログラムをストアして運転させることによ
り、両プログラムを結合して使用した場合のバグ
をオンラインで除去するようにした点にある。
ントローラのようなデータ処理装置(第1のデー
タ処理装置)のほかに、プロセス入出力制御装置
を共用するオンラインデバツグ用データ処理装置
(第2のデータ処理装置)を設けると共に、両デ
ータ処理装置に共通のメモリを用意し、先ず第1
のデータ処理装置に完成プログラムを、第2のデ
ータ処理装置に被テストプログラムをそれぞれス
トアして運転させることにより被テストプログラ
ム単独のオンラインデバツグを行ない、次に、第
1のデータ処理装置には完成プログラムを、第2
のデータ処理装置には完成と被テストプログラム
の両プログラムをストアして運転させることによ
り、両プログラムを結合して使用した場合のバグ
をオンラインで除去するようにした点にある。
次に図を参照して本発明の一実施例を説明す
る。第2図は本発明の一実施例を示すブロツク図
である。同図において、第1図におけるのと同等
の物には同じ符号を付してある。1は計算機A、
2は計算機B、3は共通メモリ、4〜8はそれぞ
れデータウエイ・ステーシヨン、9はデータウエ
イ伝送路、10はキーボード付デイスプレイ、1
1はプロセス入力信号、12はプロセス出力信
号、13は割込接点、を示す。
る。第2図は本発明の一実施例を示すブロツク図
である。同図において、第1図におけるのと同等
の物には同じ符号を付してある。1は計算機A、
2は計算機B、3は共通メモリ、4〜8はそれぞ
れデータウエイ・ステーシヨン、9はデータウエ
イ伝送路、10はキーボード付デイスプレイ、1
1はプロセス入力信号、12はプロセス出力信
号、13は割込接点、を示す。
計算機A1は、第1図におけるcpu1に相当す
るものであり、従つてプロセス制御のためのオン
ラインリアルタイム制御系の計算機であり、完成
プログラムがストアされている。計算機B2は本
発明により設けた計算機で、オンラインリアルタ
イムデバツグ系の計算機であり、被テストプログ
ラムがストアされる。メモリ3は、二つの計算機
A,Bから共に読取り、書込み可能な共通メモリ
である。データウエイステーシヨン4は計算機A
1に接続され、同じくステーシヨン5は計算機B
2に接続されている。プロセス(図示せず)側に
は、入出力制御装置を含んだデータウエイステー
シヨン6〜8が存在している。ステーシヨン7に
は、代表的な例として、キーボード付デイスプレ
イ10が入出力装置として接続されており、また
割込接点13、プロセス入力信号11が入力され
るものとして示されている。なお、12はプロセ
ス出力信号である。
るものであり、従つてプロセス制御のためのオン
ラインリアルタイム制御系の計算機であり、完成
プログラムがストアされている。計算機B2は本
発明により設けた計算機で、オンラインリアルタ
イムデバツグ系の計算機であり、被テストプログ
ラムがストアされる。メモリ3は、二つの計算機
A,Bから共に読取り、書込み可能な共通メモリ
である。データウエイステーシヨン4は計算機A
1に接続され、同じくステーシヨン5は計算機B
2に接続されている。プロセス(図示せず)側に
は、入出力制御装置を含んだデータウエイステー
シヨン6〜8が存在している。ステーシヨン7に
は、代表的な例として、キーボード付デイスプレ
イ10が入出力装置として接続されており、また
割込接点13、プロセス入力信号11が入力され
るものとして示されている。なお、12はプロセ
ス出力信号である。
割込信号13は、ビツト毎に伝送先を指定する
ことができ、その伝送先も複数個指定することが
できる。従つてデイジタル入力信号、アナログ入
力信号は複数個の計算機(この場合、A計算機1
とB計算機2)から自由に読込むことができる。
計算機(B)2にストアされた被テストプログラムの
デバツグモード(後述)の動作時に出力された計
算機からのデイジタル出力信号、アナログ出力信
号は、それをそのままプロセス側へ出力して制御
に用いたりすると、プロセスにバグがあつた場
合、誤動作を招きかねないのでロツクしてプロセ
ス側へ出力しないようにしておく。キーボード付
デイスプレイ10等は、図示せざる共用管理デバ
イスによりA計算機1からもB計算機2からも使
用可能になつている。上記の機能を利用すれば次
のような三つのステツプをふむことにより効率的
に被テストプログラムのオンラインデバツグを実
行することができる。
ことができ、その伝送先も複数個指定することが
できる。従つてデイジタル入力信号、アナログ入
力信号は複数個の計算機(この場合、A計算機1
とB計算機2)から自由に読込むことができる。
計算機(B)2にストアされた被テストプログラムの
デバツグモード(後述)の動作時に出力された計
算機からのデイジタル出力信号、アナログ出力信
号は、それをそのままプロセス側へ出力して制御
に用いたりすると、プロセスにバグがあつた場
合、誤動作を招きかねないのでロツクしてプロセ
ス側へ出力しないようにしておく。キーボード付
デイスプレイ10等は、図示せざる共用管理デバ
イスによりA計算機1からもB計算機2からも使
用可能になつている。上記の機能を利用すれば次
のような三つのステツプをふむことにより効率的
に被テストプログラムのオンラインデバツグを実
行することができる。
<第1ステツプ>
計算機(A)1にプロセスをオンラインリアルタイ
ム制御するための完成プログラムをストアする。
計算機(B)2に前記完成プログラムに追加して使用
したいが、未だデバツグしていない被テストプロ
グラムをオンラインデバツグのためにストアす
る。
ム制御するための完成プログラムをストアする。
計算機(B)2に前記完成プログラムに追加して使用
したいが、未だデバツグしていない被テストプロ
グラムをオンラインデバツグのためにストアす
る。
共通メモリ3の使用方法としては次の通りとす
る。計算機(A)1はオンラインリアルタイムでメモ
リ3におけるデータフアイルの読出し、書込を行
なう。計算機(B)2はメモリ3における読出し用メ
モリについては計算機(A)1用と同一のものを使用
することとし、書込用メモリは別のフアイルを用
意して、オンラインリアルタイム制御用メモリの
破壊を防ぐ。
る。計算機(A)1はオンラインリアルタイムでメモ
リ3におけるデータフアイルの読出し、書込を行
なう。計算機(B)2はメモリ3における読出し用メ
モリについては計算機(A)1用と同一のものを使用
することとし、書込用メモリは別のフアイルを用
意して、オンラインリアルタイム制御用メモリの
破壊を防ぐ。
プロセスからの割込み信号については指定され
た信号毎に計算機(A)1または計算機(B)2に伝送さ
れる(必要ならば同時に両方に伝送されることも
可能)。計算機(B)2はプロセス入力信号をリアル
タイムで読込み、処理の結果は共通メモリ3は書
込むか、あるいはプロセス側へのデイジタル出力
またはアナログ出力として出力する。この際、デ
バツグモードで出力デバイスを使用すると外部
(プロセス)への実出力は出ないようにロツクす
ることができる。
た信号毎に計算機(A)1または計算機(B)2に伝送さ
れる(必要ならば同時に両方に伝送されることも
可能)。計算機(B)2はプロセス入力信号をリアル
タイムで読込み、処理の結果は共通メモリ3は書
込むか、あるいはプロセス側へのデイジタル出力
またはアナログ出力として出力する。この際、デ
バツグモードで出力デバイスを使用すると外部
(プロセス)への実出力は出ないようにロツクす
ることができる。
以上のごとく、計算機(A)1と計算機(B)2を動作
させ、その動作状況を調べることにより、計算機
(B)2にストアした被テストプログラムのデバツグ
を行なうことができる。しかし被テストプログラ
ムは本来、完成プログラムに付加して使用したい
プログラムであるので、それ単独でデバツグを行
なつても、完成プログラムに付加して使用したと
きに必ずしもバグが存在しないとは限らないの
で、今後は完成プログラムに被テストプログラム
を付加して成るプログラムについて、デバツグを
行なう必要がある。これが次に述べる<第2ステ
ツプ>である。
させ、その動作状況を調べることにより、計算機
(B)2にストアした被テストプログラムのデバツグ
を行なうことができる。しかし被テストプログラ
ムは本来、完成プログラムに付加して使用したい
プログラムであるので、それ単独でデバツグを行
なつても、完成プログラムに付加して使用したと
きに必ずしもバグが存在しないとは限らないの
で、今後は完成プログラムに被テストプログラム
を付加して成るプログラムについて、デバツグを
行なう必要がある。これが次に述べる<第2ステ
ツプ>である。
<第2ステツプ>
計算機(A)1にはプロセスをオンラインリアルタ
イム制御するための完成プログラムをストアす
る。計算機(B)2にはオンラインリアルタイム制御
のための完成プログラムとオンラインデバツグを
必要とする被テストプログラムの両者をストアす
る。
イム制御するための完成プログラムをストアす
る。計算機(B)2にはオンラインリアルタイム制御
のための完成プログラムとオンラインデバツグを
必要とする被テストプログラムの両者をストアす
る。
共通メモリ3の使用方法は次の通りとする。共
通メモリ3において、計算機(A)1用のデータフア
イルと全く同一形式のデータフアイルを別個に計
算機(B)2用としても設ける。従つて各々の計算機
は各々自分用のデータフアイルを読出し、書込み
することになる。プロセスからの割込み信号は全
て両方の計算機に伝送して同一の処理を行なわせ
る。計算機(B)2からのプロセスへの出力はデバツ
グモードで使用し、実出力が外部(プロセス)へ
出ないようにする。このようにしてできた各々の
フアイルデータの一致を比較するために、指定さ
れたプロセスのタイミングでフアイルのコンペア
を行ない結果を判定する。
通メモリ3において、計算機(A)1用のデータフア
イルと全く同一形式のデータフアイルを別個に計
算機(B)2用としても設ける。従つて各々の計算機
は各々自分用のデータフアイルを読出し、書込み
することになる。プロセスからの割込み信号は全
て両方の計算機に伝送して同一の処理を行なわせ
る。計算機(B)2からのプロセスへの出力はデバツ
グモードで使用し、実出力が外部(プロセス)へ
出ないようにする。このようにしてできた各々の
フアイルデータの一致を比較するために、指定さ
れたプロセスのタイミングでフアイルのコンペア
を行ない結果を判定する。
このようにすると、完成プログラムに被テスト
プログラムを付加した新プログラムのデバツグを
行なうことができる。新プログラムのデバツグが
完了した以上、新プログラムをストアした計算機
(B)2によりプロセスのオンラインリアルタイム制
御を実際に行なうことになる。しかしこのように
実運転に入つた場合、万一不測の障害が発生する
かも知れないので、そのときは何時でも元の計算
機(A)1による制御に切り換えられるよう慎重に運
転する。これが次に述べる<第3ステツプ>であ
る。
プログラムを付加した新プログラムのデバツグを
行なうことができる。新プログラムのデバツグが
完了した以上、新プログラムをストアした計算機
(B)2によりプロセスのオンラインリアルタイム制
御を実際に行なうことになる。しかしこのように
実運転に入つた場合、万一不測の障害が発生する
かも知れないので、そのときは何時でも元の計算
機(A)1による制御に切り換えられるよう慎重に運
転する。これが次に述べる<第3ステツプ>であ
る。
<第3ステツプ>
計算機(B)2のオンラインデバツグが完了したと
判断できた時点で、計算機(B)2をオンラインリア
ルタイム制御系とし、計算機(A)1をオフラインし
て使用する。計算機(B)2によるオンラインリアル
タイム制御が完全であれば、これをオンラインリ
アルタイム制御系として以後使用する。もし、不
完全であれば計算機(A)1にオンラインリアルタイ
ム制御系を戻し、ステツプ1またはステツプ2か
ら再デバツグを計算機(B)2にて行なう。
判断できた時点で、計算機(B)2をオンラインリア
ルタイム制御系とし、計算機(A)1をオフラインし
て使用する。計算機(B)2によるオンラインリアル
タイム制御が完全であれば、これをオンラインリ
アルタイム制御系として以後使用する。もし、不
完全であれば計算機(A)1にオンラインリアルタイ
ム制御系を戻し、ステツプ1またはステツプ2か
ら再デバツグを計算機(B)2にて行なう。
このようにして完成プログラムに付加したい被
テストプログラムについて十分なオンラインデバ
ツグがリアルタイムでなされる。
テストプログラムについて十分なオンラインデバ
ツグがリアルタイムでなされる。
この発明によれば、複数台の制御用計算機に対
して、1台のオンラインデバツグ用計算機を設置
し、プロセス入出力制御装置を複数の計算機から
リード・ライトアクセスできるように構成したた
め、オンラインデバツグ用計算機は簡単にオンラ
インリアルタイムのプロセス信号を用いてデバツ
グすることができる。
して、1台のオンラインデバツグ用計算機を設置
し、プロセス入出力制御装置を複数の計算機から
リード・ライトアクセスできるように構成したた
め、オンラインデバツグ用計算機は簡単にオンラ
インリアルタイムのプロセス信号を用いてデバツ
グすることができる。
また、プロセス出力制御装置から複数の計算機
に割込みを与えうる構成にしたため、実プロセス
の動きに沿つたソフトウエアのデバツグが可能に
なつた。そのため、プロセスの増設、改造が行な
われる時にそれに必要な追加プログラムのオンラ
インデバツグが簡単にでき、かつデバツグ完了後
の新システムへの移行が容易に行なえる。
に割込みを与えうる構成にしたため、実プロセス
の動きに沿つたソフトウエアのデバツグが可能に
なつた。そのため、プロセスの増設、改造が行な
われる時にそれに必要な追加プログラムのオンラ
インデバツグが簡単にでき、かつデバツグ完了後
の新システムへの移行が容易に行なえる。
この発明は今まで説明したプロセス制御用計算
機システムの他にシーケンス制御装置にも応用可
能である。
機システムの他にシーケンス制御装置にも応用可
能である。
第1図は一般的なデータウエイシステムの構成
例を示すブロツク図、第2図は本発明の一実施例
を示すブロツク図、である。 符号説明 1,2……計算機、3……共通メモ
リ、4〜8……データウエイステーシヨン、9…
…伝送路、10……デイスプレイ、11……プロ
セス入力信号、12……プロセス出力信号、13
……割込接点。
例を示すブロツク図、第2図は本発明の一実施例
を示すブロツク図、である。 符号説明 1,2……計算機、3……共通メモ
リ、4〜8……データウエイステーシヨン、9…
…伝送路、10……デイスプレイ、11……プロ
セス入力信号、12……プロセス出力信号、13
……割込接点。
Claims (1)
- 【特許請求の範囲】 1 バグを含まぬ第1のプログラムにバグを含み
得る第2のプログラムを付加して第3のプログラ
ムを作成し、前記第1のプログラムをストアして
それまでプロセスをオンラインリアルタイムで制
御していた第1のデータ処理装置に、前記第1の
プログラムに代えて第3のプログラムをストアし
てその同じプロセスを制御させるに際して、前記
第3のプログラムからバグを除去するオンライン
デバツグ方法において、 前記第1のデータ処理装置と制御対象プロセス
及びプロセス入出力装置を共有する第2のデータ
処理装置を設けると共に、前記第1のデータ処理
装置と第2のデータ処理装置との間で共有する共
通メモリを設けておき、 第1段階として前記第1のデータ処理装置には
前記第1のプログラムをストアすると共に、前記
第2のデータ処理装置には前記第2のプログラム
をストアして、前記第1のデータ処理装置がオン
ラインリアルタイムでプロセス制御を行う際に処
理結果として前記共通メモリに書き込んだデータ
を必要に応じて参照させつつ前記第2のデータ処
理装置を動作させることにより前記第2のプログ
ラムのオンラインデバツグを行い、 第2段階として前記第1のデータ処理装置には
前記第1のプログラムをストアすると共に、前記
第2のデータ処理装置には前記第3のプログラム
をストアし、共通メモリは第1のデータ処理装置
用の第1の領域と第2のデータ処理装置用の第2
の領域とを区別して用意し、前記両データ処理装
置がそれぞれ制御動作を実行した際に各自の領域
に処理結果として書き込んだデータを比較するこ
とにより、前記第3のプログラムにおいて、第1
のプログラムと第2のプログラムの相互作用等に
起因して発生するバグのオンラインデバツグを行
うことを特徴とするオンラインデバツグ方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56158808A JPS5860361A (ja) | 1981-10-07 | 1981-10-07 | オンラインデバッグ方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56158808A JPS5860361A (ja) | 1981-10-07 | 1981-10-07 | オンラインデバッグ方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5860361A JPS5860361A (ja) | 1983-04-09 |
| JPS644211B2 true JPS644211B2 (ja) | 1989-01-25 |
Family
ID=15679805
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56158808A Granted JPS5860361A (ja) | 1981-10-07 | 1981-10-07 | オンラインデバッグ方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5860361A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61165141A (ja) * | 1985-01-17 | 1986-07-25 | Toshiba Corp | バツクアツプ計算機の制御装置 |
| JPH04373036A (ja) * | 1991-06-24 | 1992-12-25 | Toshiba Corp | 計算機システムのソフトウェア試験装置 |
| CN102411535B (zh) * | 2011-08-02 | 2014-04-16 | 上海交通大学 | 导航SoC芯片仿真、验证和调试平台 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54133041A (en) * | 1978-04-07 | 1979-10-16 | Hitachi Ltd | Multi computer system providing debug computer |
-
1981
- 1981-10-07 JP JP56158808A patent/JPS5860361A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5860361A (ja) | 1983-04-09 |
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