JPS644351B2 - - Google Patents
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- JPS644351B2 JPS644351B2 JP56058438A JP5843881A JPS644351B2 JP S644351 B2 JPS644351 B2 JP S644351B2 JP 56058438 A JP56058438 A JP 56058438A JP 5843881 A JP5843881 A JP 5843881A JP S644351 B2 JPS644351 B2 JP S644351B2
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- polycrystalline silicon
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D48/00—Individual devices not covered by groups H10D1/00 - H10D44/00
- H10D48/30—Devices controlled by electric currents or voltages
- H10D48/32—Devices controlled by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H10D48/34—Bipolar devices
- H10D48/345—Bipolar transistors having ohmic electrodes on emitter-like, base-like, and collector-like regions
Landscapes
- Bipolar Integrated Circuits (AREA)
- Electrodes Of Semiconductors (AREA)
- Bipolar Transistors (AREA)
- Element Separation (AREA)
Description
【発明の詳細な説明】
この発明は、バイポーラ型の半導体集積回路装
置の製造方法に関するものである。
置の製造方法に関するものである。
半導体集積回路装置の製造において素子面積を
縮小させることは、集積密度の向上のみならず、
寄生容量の低減化により高速動作を可能にする。
縮小させることは、集積密度の向上のみならず、
寄生容量の低減化により高速動作を可能にする。
集積密度向上のため、現在、最も実用的な従来
のバイポーラ型半導体集積回路装置の製造方法の
一例を第１図に示している。
のバイポーラ型半導体集積回路装置の製造方法の
一例を第１図に示している。
まず、第１図Ａに示すようにＰ型シリコン基板
１にN+埋込み層２を形成した後、上記シリコン
基板１上にＮ型エピタキシヤル層３を形成する。
１にN+埋込み層２を形成した後、上記シリコン
基板１上にＮ型エピタキシヤル層３を形成する。
次に、エピタキシヤル層３の選択された表面
に、熱成長シリコン酸化膜４と窒化シリコン膜５
からなる選択酸化のためのマスク層６を形成す
る。そして、表面に窒化シリコン膜５を有しない
エピタキシヤル層３をエツチングして溝７を形成
する。ここで、溝７の深さは、次の酸化工程にお
いて溝部に酸化膜が体積が増大して形成されて
も、基板表面がほぼ平担となるように設定され
る。
に、熱成長シリコン酸化膜４と窒化シリコン膜５
からなる選択酸化のためのマスク層６を形成す
る。そして、表面に窒化シリコン膜５を有しない
エピタキシヤル層３をエツチングして溝７を形成
する。ここで、溝７の深さは、次の酸化工程にお
いて溝部に酸化膜が体積が増大して形成されて
も、基板表面がほぼ平担となるように設定され
る。
第１図Ａに示す基板を酸化処理すると、第１図
Ｂのように分離酸化膜８が形成され、マスク層６
の下に、エピタキシヤル層３からなるコレクタ領
域３′，３″が形成される。
Ｂのように分離酸化膜８が形成され、マスク層６
の下に、エピタキシヤル層３からなるコレクタ領
域３′，３″が形成される。
次に、第１図Ｃに示すように、マスク層６を除
去した後、コレクタ領域３″にコレクタ抵抗低減
用のN+領域（デイープコレクタ領域）９を形成
して埋込み層２と結合させ、さらにコレクタ領域
３′にベース抵抗低減用のP+領域（サイドベース
領域）１０を形成する。
去した後、コレクタ領域３″にコレクタ抵抗低減
用のN+領域（デイープコレクタ領域）９を形成
して埋込み層２と結合させ、さらにコレクタ領域
３′にベース抵抗低減用のP+領域（サイドベース
領域）１０を形成する。
次に、第１図Ｄに示すように、コレクタ領域
３′にＰ型メインベース領域１１を形成する。
３′にＰ型メインベース領域１１を形成する。
次に、第１図Ｅに示すように、周知のエツチン
グ方法によりコレクタおよびエミツタコンタクト
のための開口部１２，１３を形成した後、メイン
ベース領域１１にN+エミツタ領域１４を形成す
る。
グ方法によりコレクタおよびエミツタコンタクト
のための開口部１２，１３を形成した後、メイン
ベース領域１１にN+エミツタ領域１４を形成す
る。
そして、次に、第１図Ｆに示すようにベースの
コンタクト穴を形成した後、配線金属からなる電
極１５，１６，１７を形成する。
コンタクト穴を形成した後、配線金属からなる電
極１５，１６，１７を形成する。
このようなバイポーラ型半導体集積回路装置に
おいて、ベース領域１０，１１およびエミツタ領
域１４の縮小化は、サイドベース領域１０と電極
１５をオーミツクコンタクトさせる開口部と、エ
ミツタ領域１４と電極１６をオーミツクコンタク
トさせる開口部間に存在するシリコン酸化膜１８
の寸法により制限される。このシリコン酸化膜１
８の大きさは、第２図に示す電極１５と１６間の
離間距離ｂと、開口部から酸化膜１８の表面に、
電極パターン形成のためのマスク合わせ誤差余裕
分だけ延在する寸法ａとの和、つまり２ａ＋ｂに
より決定される。
おいて、ベース領域１０，１１およびエミツタ領
域１４の縮小化は、サイドベース領域１０と電極
１５をオーミツクコンタクトさせる開口部と、エ
ミツタ領域１４と電極１６をオーミツクコンタク
トさせる開口部間に存在するシリコン酸化膜１８
の寸法により制限される。このシリコン酸化膜１
８の大きさは、第２図に示す電極１５と１６間の
離間距離ｂと、開口部から酸化膜１８の表面に、
電極パターン形成のためのマスク合わせ誤差余裕
分だけ延在する寸法ａとの和、つまり２ａ＋ｂに
より決定される。
しかるに、第１図に示す従来方法では、サイド
ベース領域１０およびエミツタ領域１４の真上に
取出し電極１５，１６を形成するため、酸化膜１
８の寸法の縮小が困難であり、したがつてベース
領域１０，１１とエミツタ領域１４の面積の縮小
に限界がある欠点を有していた。
ベース領域１０およびエミツタ領域１４の真上に
取出し電極１５，１６を形成するため、酸化膜１
８の寸法の縮小が困難であり、したがつてベース
領域１０，１１とエミツタ領域１４の面積の縮小
に限界がある欠点を有していた。
この発明は上記の点に鑑みなされたもので、ベ
ースおよびエミツタ領域、ひいては素子全体を大
幅に縮少することができ、高集積化と同時に高速
動作を可能にする半導体集積回路装置の製造方法
を提供することを目的とする。
ースおよびエミツタ領域、ひいては素子全体を大
幅に縮少することができ、高集積化と同時に高速
動作を可能にする半導体集積回路装置の製造方法
を提供することを目的とする。
以下この発明の実施例を図面を参照して説明す
る。第３図はこの発明の実施例を示す図である。
この実施例においては、N+領域（デイープコレ
クタ領域）を形成するまでは従来と同一工程をと
る。そこで、デイープコレクタ領域形成工程まで
は説明を割愛することにし、第３図Ａにデイープ
コレクタ領域形成工程終了後の状態を示す。第３
図Ａにおいては、２１がＰ型シリコン基板、２２
がN+埋込み層、２３がＮ型エピタキシヤル層か
らなるコレクタ領域（第１領域）、２４が素子分
離酸化膜、２５がN+デイープコレクタ領域であ
る。
る。第３図はこの発明の実施例を示す図である。
この実施例においては、N+領域（デイープコレ
クタ領域）を形成するまでは従来と同一工程をと
る。そこで、デイープコレクタ領域形成工程まで
は説明を割愛することにし、第３図Ａにデイープ
コレクタ領域形成工程終了後の状態を示す。第３
図Ａにおいては、２１がＰ型シリコン基板、２２
がN+埋込み層、２３がＮ型エピタキシヤル層か
らなるコレクタ領域（第１領域）、２４が素子分
離酸化膜、２５がN+デイープコレクタ領域であ
る。
N+デイープコレクタ領域２５の形成を終了し
たならば、次に、シリコン基板２１上の全面に第
１の多結晶シリコン層２６を2000〜5000Å厚に育
成し、さらにその第１の多結晶シリコン層２６上
の所定部分、つまりエミツタ形成予定領域上およ
びエミツタ引出し部、ならびにデイープコレクタ
領域２５上の第１の多結晶シリコン層２６表面
に、選択酸化のためのマスク層２７1，２７2を形
成する。このマスク層２７1，２７2は、下に薄い
シリコン酸化膜、上にシリコン窒化膜を有する２
層膜からなる。（第３図Ｂ参照） 次に、マスク層２７1，２７2を用いて第１の多
結晶シリコン層２６の選択酸化を行う。この選択
酸化を行うと、マスク層２７1，２７2直下の第１
の多結晶シリコン層２６は依然多結晶シリコン層
２６1，２６2として残るが、表面にマスク層を有
しない第１の多結晶シリコン層２６は熱成長シリ
コン酸化膜２８となる。（第３図Ｃ参照） 続いて、マスク層２７1，２７2を除去した後、
イオン注入などの手段によつて多結晶シリコン層
２６1，２６2に概ね１０14cm-2程度のＰ型不純物
たとえば硼素を導入する。そして、その後、熱処
理を行うことにより、多結晶シリコン層２６1直
下のコレクタ領域２３にＰ型メインベース領域
（第２領域）２９を形成する。この時、デイープ
コレクタ領域２５にも同時に硼素が拡散される
が、デイープコレクタ領域２５には既に高濃度の
N+型不純物が拡散されているため、Ｐ型領域は
生じない。次に、再び、多結晶シリコン層２６1，
２６2に、イオン注入などの手段によつて今度は
Ｎ型不純物たとえば砒素を概ね１０16cm-2程度導
入し、900℃ないし1000℃程度の温度で短時間熱
処理することにより、多結晶シリコン層２６1，
２６2内の砒素などのＮ型不純物の均一化を図る。
この時、単結晶シリコン中の拡散速度が多結晶シ
リコン中に比して著しく遅いため、Ｎ型不純物
は、メインベース領域２９中には殆ど拡散されな
い。（第３図Ｄ参照） 次に、シリコン酸化膜２８を全面除去した後、
概ね700℃以下の低温で酸化処理を施す。これに
より、高濃度の不純物を含む多結晶シリコン層２
６1，２６2の表面には厚いシリコン酸化膜３０1，
３０2が、他方、コレクタ領域２３表面を含む単
結晶シリコン表面には薄いシリコン酸化膜３１が
成長する。（第３図Ｅ参照） 続いて、全体をシリコン酸化膜のエツチング液
に浸漬することにより、薄いシリコン酸化膜３１
を除去する一方、厚いシリコン酸化膜３０1，３
０2は、若干膜厚が減つた状態で残存させるよう
にする。その後、シリコン基板２１上の全面、つ
まり、シリコン酸化膜３０1，３０2、コレクタ領
域２３および分離酸化膜２４などの表面に第２の
多結晶シリコン層３２を2000〜5000Å厚程度に育
成する。（第３図Ｆ参照） しかる後、イオン注入などの手段により第２の
多結晶シリコン層３２にＰ型不純物、たとえば硼
素を1015〜1016cm-2程度の高濃度で導入する。そ
して、不純物の導入を行つた後、第２の多結晶シ
リコン層３２の選択除去を行うことにより、第２
の多結晶シリコン層３２を、シリコン酸化膜３０
１およびコレクタ領域２３の表面ならびに抵抗と
なる部分（図示せず）など必要部分にのみ残す。
この選択除去を行つた後の状態が第３図Ｇに示さ
れており、第３図Ｇでは、シリコン酸化膜３０1
およびコレクタ領域２３の表面に残された第２の
多結晶シリコン層３２を多結晶シリコン層３２1
として示してある。
たならば、次に、シリコン基板２１上の全面に第
１の多結晶シリコン層２６を2000〜5000Å厚に育
成し、さらにその第１の多結晶シリコン層２６上
の所定部分、つまりエミツタ形成予定領域上およ
びエミツタ引出し部、ならびにデイープコレクタ
領域２５上の第１の多結晶シリコン層２６表面
に、選択酸化のためのマスク層２７1，２７2を形
成する。このマスク層２７1，２７2は、下に薄い
シリコン酸化膜、上にシリコン窒化膜を有する２
層膜からなる。（第３図Ｂ参照） 次に、マスク層２７1，２７2を用いて第１の多
結晶シリコン層２６の選択酸化を行う。この選択
酸化を行うと、マスク層２７1，２７2直下の第１
の多結晶シリコン層２６は依然多結晶シリコン層
２６1，２６2として残るが、表面にマスク層を有
しない第１の多結晶シリコン層２６は熱成長シリ
コン酸化膜２８となる。（第３図Ｃ参照） 続いて、マスク層２７1，２７2を除去した後、
イオン注入などの手段によつて多結晶シリコン層
２６1，２６2に概ね１０14cm-2程度のＰ型不純物
たとえば硼素を導入する。そして、その後、熱処
理を行うことにより、多結晶シリコン層２６1直
下のコレクタ領域２３にＰ型メインベース領域
（第２領域）２９を形成する。この時、デイープ
コレクタ領域２５にも同時に硼素が拡散される
が、デイープコレクタ領域２５には既に高濃度の
N+型不純物が拡散されているため、Ｐ型領域は
生じない。次に、再び、多結晶シリコン層２６1，
２６2に、イオン注入などの手段によつて今度は
Ｎ型不純物たとえば砒素を概ね１０16cm-2程度導
入し、900℃ないし1000℃程度の温度で短時間熱
処理することにより、多結晶シリコン層２６1，
２６2内の砒素などのＮ型不純物の均一化を図る。
この時、単結晶シリコン中の拡散速度が多結晶シ
リコン中に比して著しく遅いため、Ｎ型不純物
は、メインベース領域２９中には殆ど拡散されな
い。（第３図Ｄ参照） 次に、シリコン酸化膜２８を全面除去した後、
概ね700℃以下の低温で酸化処理を施す。これに
より、高濃度の不純物を含む多結晶シリコン層２
６1，２６2の表面には厚いシリコン酸化膜３０1，
３０2が、他方、コレクタ領域２３表面を含む単
結晶シリコン表面には薄いシリコン酸化膜３１が
成長する。（第３図Ｅ参照） 続いて、全体をシリコン酸化膜のエツチング液
に浸漬することにより、薄いシリコン酸化膜３１
を除去する一方、厚いシリコン酸化膜３０1，３
０2は、若干膜厚が減つた状態で残存させるよう
にする。その後、シリコン基板２１上の全面、つ
まり、シリコン酸化膜３０1，３０2、コレクタ領
域２３および分離酸化膜２４などの表面に第２の
多結晶シリコン層３２を2000〜5000Å厚程度に育
成する。（第３図Ｆ参照） しかる後、イオン注入などの手段により第２の
多結晶シリコン層３２にＰ型不純物、たとえば硼
素を1015〜1016cm-2程度の高濃度で導入する。そ
して、不純物の導入を行つた後、第２の多結晶シ
リコン層３２の選択除去を行うことにより、第２
の多結晶シリコン層３２を、シリコン酸化膜３０
１およびコレクタ領域２３の表面ならびに抵抗と
なる部分（図示せず）など必要部分にのみ残す。
この選択除去を行つた後の状態が第３図Ｇに示さ
れており、第３図Ｇでは、シリコン酸化膜３０1
およびコレクタ領域２３の表面に残された第２の
多結晶シリコン層３２を多結晶シリコン層３２1
として示してある。
その後、多結晶シリコン層３２1の表面などシ
リコン基板２１上の全面にシリコン酸化膜などの
絶縁膜３３を育成する。そして、絶縁膜３３の形
成後、熱処理を行うことにより、多結晶シリコン
層３２1直下のコレクタ領域２３に、メインベー
ス領域２９から延在するP+サイドベース領域
（第４領域）３４1，３４2を形成する。この時、
同時に、多結晶シリコン層２６1からメインベー
ス領域２９中にＮ型不純物が拡散されるので、多
結晶シリコン層２６1直下のメインベース領域２
９にエミツタ領域（第３領域）３５が形成され
る。（第３図Ｈ参照） しかる後は、図示しないが通常の手段によつて
コンタクトホールを開口し、金属配線を形成する
ことにより、バイポーラ型半導体集積回路装置が
完成する。
リコン基板２１上の全面にシリコン酸化膜などの
絶縁膜３３を育成する。そして、絶縁膜３３の形
成後、熱処理を行うことにより、多結晶シリコン
層３２1直下のコレクタ領域２３に、メインベー
ス領域２９から延在するP+サイドベース領域
（第４領域）３４1，３４2を形成する。この時、
同時に、多結晶シリコン層２６1からメインベー
ス領域２９中にＮ型不純物が拡散されるので、多
結晶シリコン層２６1直下のメインベース領域２
９にエミツタ領域（第３領域）３５が形成され
る。（第３図Ｈ参照） しかる後は、図示しないが通常の手段によつて
コンタクトホールを開口し、金属配線を形成する
ことにより、バイポーラ型半導体集積回路装置が
完成する。
第４図はこのようにして完成された半導体集積
回路装置の主要部の平面図であり、エミツタコン
タクトを形成するための多結晶シリコン層２６1
は能動素子領域の外部に引出されている。
回路装置の主要部の平面図であり、エミツタコン
タクトを形成するための多結晶シリコン層２６1
は能動素子領域の外部に引出されている。
以上のような実施例によれば、次のような効果
を得ることができる。
を得ることができる。
自己整合によつてエミツタ領域３５およびベ
ース領域２９，３４1，３４2の電極取出し部分
の間隔をサブミクロン、すなわち第３図Ｈにｄ
で示すシリコン酸化膜３０1の厚み分だけに縮
小でき、またエミツタ電極を高濃度にＮ型不純
物が含まれた多結晶シリコン層２６1によつて
能動素子領域の外部に引出しているため、配線
合わせ余裕を減じることなく、エミツタ領域３
５およびベース領域２９，３４1，３４2、ひい
ては素子全体を極限まで微細化し、高集積化す
ることができ、さらには、寄生容量が殆どない
多結晶シリコン抵抗を同時に形成できることと
相まつて高速化ならびに低消費電力化を達成で
きる。
ース領域２９，３４1，３４2の電極取出し部分
の間隔をサブミクロン、すなわち第３図Ｈにｄ
で示すシリコン酸化膜３０1の厚み分だけに縮
小でき、またエミツタ電極を高濃度にＮ型不純
物が含まれた多結晶シリコン層２６1によつて
能動素子領域の外部に引出しているため、配線
合わせ余裕を減じることなく、エミツタ領域３
５およびベース領域２９，３４1，３４2、ひい
ては素子全体を極限まで微細化し、高集積化す
ることができ、さらには、寄生容量が殆どない
多結晶シリコン抵抗を同時に形成できることと
相まつて高速化ならびに低消費電力化を達成で
きる。
サイドベース領域３４1，３４2の真上から金
属配線の形成を行うことができるから、ベース
直列抵抗の増大がない。さらに、多結晶シリコ
ン層３２1の任意の点からベース端子を取出す
こともできるため、集積回路の設計上の自由度
が増加する。
属配線の形成を行うことができるから、ベース
直列抵抗の増大がない。さらに、多結晶シリコ
ン層３２1の任意の点からベース端子を取出す
こともできるため、集積回路の設計上の自由度
が増加する。
従来の方法では、メインベース領域、サイド
ベース領域およびエミツタ領域を形成するため
に３回のマスキング工程を要するが、実施例に
よれば、第１の多結晶シリコン層２６の選択酸
化および第２の多結晶シリコン層３２の選択除
去の２回のマスキング工程ですみ、工程を簡略
化できる。
ベース領域およびエミツタ領域を形成するため
に３回のマスキング工程を要するが、実施例に
よれば、第１の多結晶シリコン層２６の選択酸
化および第２の多結晶シリコン層３２の選択除
去の２回のマスキング工程ですみ、工程を簡略
化できる。
第３図および第４図を用いて説明した実施例に
よれば、以上のような効果を得ることができる。
よれば、以上のような効果を得ることができる。
なお、上記実施例では素子間分離に酸化膜分離
を用いたが、PN分離、あるいはPN分離と酸化
膜分離の両者を併用するなどの分離方法を用いる
こともできる。
を用いたが、PN分離、あるいはPN分離と酸化
膜分離の両者を併用するなどの分離方法を用いる
こともできる。
また、ノンドープの多結晶シリコンを用いて第
２の多結晶シリコン層３２を形成し、以後、第２
の多結晶シリコン層３２にＰ型不純物を導入する
ようにしたが、予め高濃度のＰ型不純物たとえば
硼素を含んだ多結晶シリコンを用いて第２の多結
晶シリコン層３２を形成するようにしてもよい。
さらに、第２の多結晶シリコン層３２の選択除去
は選択酸化に代えることができ、その場合には、
選択酸化後に不純物を導入する工程が望ましい。
２の多結晶シリコン層３２を形成し、以後、第２
の多結晶シリコン層３２にＰ型不純物を導入する
ようにしたが、予め高濃度のＰ型不純物たとえば
硼素を含んだ多結晶シリコンを用いて第２の多結
晶シリコン層３２を形成するようにしてもよい。
さらに、第２の多結晶シリコン層３２の選択除去
は選択酸化に代えることができ、その場合には、
選択酸化後に不純物を導入する工程が望ましい。
また、絶縁膜３３の形成およびそれに引続く熱
処理工程は、熱酸化処理に代えることも可能であ
る。
処理工程は、熱酸化処理に代えることも可能であ
る。
また、実施例では、サイドベース領域３４1，
３４2をコレクタ領域２３に配置したが、エミツ
タ領域３５を分離酸化膜２４に接近させて、サイ
ドベース領域３４1，３４2の一方をなくす構成と
することもできる。このようにすれば、さらにベ
ース・エミツタ領域の表面積の大幅な縮小が可能
となる。
３４2をコレクタ領域２３に配置したが、エミツ
タ領域３５を分離酸化膜２４に接近させて、サイ
ドベース領域３４1，３４2の一方をなくす構成と
することもできる。このようにすれば、さらにベ
ース・エミツタ領域の表面積の大幅な縮小が可能
となる。
さらに、多結晶シリコン層２６1を隣接して複
数個設ければ、マルチエミツタトランジスタを製
造することもできる。マルチエミツタトランジス
タを製造した場合は、すべてのエミツタ領域の両
側のサイドベース領域が相互に多結晶シリコン層
３２1によつて最短距離で接続されるため、エミ
ツタの位置に拘らずベース直列抵抗は殆ど差がな
くなる。特に、多結晶シリコン層３２1上の全面
を開口して金属配線を取出せば、さらにこの効果
は著しい。
数個設ければ、マルチエミツタトランジスタを製
造することもできる。マルチエミツタトランジス
タを製造した場合は、すべてのエミツタ領域の両
側のサイドベース領域が相互に多結晶シリコン層
３２1によつて最短距離で接続されるため、エミ
ツタの位置に拘らずベース直列抵抗は殆ど差がな
くなる。特に、多結晶シリコン層３２1上の全面
を開口して金属配線を取出せば、さらにこの効果
は著しい。
以上の説明から明らかなように、この発明の半
導体集積回路装置の製造方法においては、表面に
コレクタとなる一導電型の第１領域を有する逆導
電型のシリコン基板上に第１の多結晶シリコン層
を形成して、これを選択酸化した後、逆導電型の
不純物を第１の多結晶シリコン層に導入する工程
を経て第１領域内にベースとなる逆導電型の第２
領域を形成し、再度、今度は一導電型の不純物を
第１の多結晶シリコン層に導入した後、上記選択
酸化によるシリコン酸化膜を除去した上で、第１
の多結晶シリコン層表面に酸化膜を形成し、かつ
全面に第２の多結晶シリコン層を形成するように
し、しかる後第２の多結晶シリコン層に逆導電型
の不純物を導入した上で、熱処理することによ
り、第２領域にエミツタとなる一導電型の第３領
域を、また第１領域にサイドベースとしての逆導
電型の第４領域を同時に形成するものである。ま
た、第２の多結晶シリコン層を形成した後、それ
に不純物を導入する代りに、逆導電型の不純物を
含む第２の多結晶シリコン層を全面に形成するも
のである。したがつて、ベースおよびエミツタ領
域、ひいては素子全体を大幅に縮小することがで
き、高集積化と同時に、高速動作など特性の向上
と低消費電力化を図ることができる。さらには、
設計の自由度の増大を図ることができ、工程も非
常に簡略化されたものとなる。このような効果を
有するこの発明の製造方法は、いわゆるECL、
STTL、IILなど、あるいはそれらの混在する高
密度かつ高速のバイポーラ型の半導体集積回路装
置の製造方法に広く利用することができるもので
ある。
導体集積回路装置の製造方法においては、表面に
コレクタとなる一導電型の第１領域を有する逆導
電型のシリコン基板上に第１の多結晶シリコン層
を形成して、これを選択酸化した後、逆導電型の
不純物を第１の多結晶シリコン層に導入する工程
を経て第１領域内にベースとなる逆導電型の第２
領域を形成し、再度、今度は一導電型の不純物を
第１の多結晶シリコン層に導入した後、上記選択
酸化によるシリコン酸化膜を除去した上で、第１
の多結晶シリコン層表面に酸化膜を形成し、かつ
全面に第２の多結晶シリコン層を形成するように
し、しかる後第２の多結晶シリコン層に逆導電型
の不純物を導入した上で、熱処理することによ
り、第２領域にエミツタとなる一導電型の第３領
域を、また第１領域にサイドベースとしての逆導
電型の第４領域を同時に形成するものである。ま
た、第２の多結晶シリコン層を形成した後、それ
に不純物を導入する代りに、逆導電型の不純物を
含む第２の多結晶シリコン層を全面に形成するも
のである。したがつて、ベースおよびエミツタ領
域、ひいては素子全体を大幅に縮小することがで
き、高集積化と同時に、高速動作など特性の向上
と低消費電力化を図ることができる。さらには、
設計の自由度の増大を図ることができ、工程も非
常に簡略化されたものとなる。このような効果を
有するこの発明の製造方法は、いわゆるECL、
STTL、IILなど、あるいはそれらの混在する高
密度かつ高速のバイポーラ型の半導体集積回路装
置の製造方法に広く利用することができるもので
ある。
第１図は従来のバイポーラ型半導体集積回路装
置の製造方法の一例を示す断面図、第２図は従来
の方法による装置の一部を取出して示す断面図、
第３図はこの発明の半導体集積回路装置の製造方
法の実施例を示す断面図、第４図は実施例により
得られた装置の要部を示す平面図である。 ２１…Ｐ型シリコン基板、２３…コレクタ領
域、２６…第１の多結晶シリコン層、２６1…多
結晶シリコン層、２７1…マスク層、２８…熱成
長シリコン酸化膜、２９…Ｐ型メインベース領
域、３０1…厚いシリコン酸化膜、３１…薄いシ
リコン酸化膜、３２…第２の多結晶シリコン層、
３２1…多結晶シリコン層、３４1，３４2…P+サ
イドベース領域、３５…エミツタ領域。
置の製造方法の一例を示す断面図、第２図は従来
の方法による装置の一部を取出して示す断面図、
第３図はこの発明の半導体集積回路装置の製造方
法の実施例を示す断面図、第４図は実施例により
得られた装置の要部を示す平面図である。 ２１…Ｐ型シリコン基板、２３…コレクタ領
域、２６…第１の多結晶シリコン層、２６1…多
結晶シリコン層、２７1…マスク層、２８…熱成
長シリコン酸化膜、２９…Ｐ型メインベース領
域、３０1…厚いシリコン酸化膜、３１…薄いシ
リコン酸化膜、３２…第２の多結晶シリコン層、
３２1…多結晶シリコン層、３４1，３４2…P+サ
イドベース領域、３５…エミツタ領域。
Claims (1)
- 【特許請求の範囲】 １ 表面にコレクタとなる一導電型の第１領域を
有する逆導電型のシリコン基板を準備する工程
と、このシリコン基板表面上に第１の多結晶シリ
コン層を形成する工程と、この第１の多結晶シリ
コン層の選択された表面に選択酸化のためのマス
ク層を形成する工程と、選択酸化により、表面に
マスク層を有しない上記第１の多結晶シリコン層
をシリコン酸化膜に変換する工程と、上記マスク
層を除去した後、逆導電型の不純物を上記第１の
多結晶シリコン層に導入する工程と、この第１の
多結晶シリコン層直下の上記第１領域内にベース
となる逆導電型の第２領域を形成する工程と、上
記第１の多結晶シリコン層に高濃度の一導電型不
純物を導入する工程と、上記シリコン酸化膜を除
去した後、低温酸化により、上記第１領域表面お
よび上記第１の多結晶シリコン層表面の各々に薄
いシリコン酸化膜および厚いシリコン酸化膜を形
成する工程と、上記薄いシリコン酸化膜を除去し
た後、上記第１領域表面および上記厚いシリコン
酸化膜表面に第２の多結晶シリコン層を形成する
工程と、この第２の多結晶シリコン層表面に逆導
電型の不純物を導入する工程と、上記シリコン基
板を熱処理することにより、上記第１の多結晶シ
リコン層直下の上記第２領域にエミツタとなる一
導電型の第３領域を、また上記第２の多結晶シリ
コン層直下の上記第１領域に、上記第２領域から
延在するサイドベースとなる逆導電型の第４領域
を同時に形成する工程とを具備してなる半導体集
積回路装置の製造方法。 ２ 表面にコレクタとなる一導電型の第１領域を
有する逆導電型のシリコン基板を準備する工程
と、このシリコン基板表面上に第１の多結晶シリ
コン層を形成する工程と、この第１の多結晶シリ
コン層の選択された表面に選択酸化のためのマス
ク層を形成する工程と、選択酸化により、表面に
マスク層を有しない上記第１の多結晶シリコン層
をシリコン酸化膜に変換する工程と、上記マスク
層を除去した後、逆導電型の不純物を上記第１の
多結晶シリコン層に導入する工程と、この第１の
多結晶シリコン層直下の上記第１領域内にベース
となる逆導電型の第２領域を形成する工程と、上
記第１の多結晶シリコン層に高濃度の一導電型不
純物を導入する工程と、上記シリコン酸化膜を除
去した後、低温酸化により、上記第１領域表面お
よび上記第１の多結晶シリコン層表面の各々に薄
いシリコン酸化膜および厚いシリコン酸化膜を形
成する工程と、上記薄いシリコン酸化膜を除去し
た後、上記第１領域表面および上記厚いシリコン
酸化膜表面に一導電型の不純物を含む第２の多結
晶シリコン層を形成する工程と、上記シリコン基
板を熱処理することにより、上記第１の多結晶シ
リコン層直下の上記第２領域にエミツタとなる一
導電型の第３領域を、また上記第２の多結晶シリ
コン層直下の上記第１領域に、上記第２領域から
延在するサイドベースとなる逆導電型の第４領域
を同時に形成する工程とを具備してなる半導体集
積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56058438A JPS57173972A (en) | 1981-04-20 | 1981-04-20 | Manufacture of semiconductor ic device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56058438A JPS57173972A (en) | 1981-04-20 | 1981-04-20 | Manufacture of semiconductor ic device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57173972A JPS57173972A (en) | 1982-10-26 |
| JPS644351B2 true JPS644351B2 (ja) | 1989-01-25 |
Family
ID=13084398
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56058438A Granted JPS57173972A (en) | 1981-04-20 | 1981-04-20 | Manufacture of semiconductor ic device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57173972A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0331215U (ja) * | 1989-07-28 | 1991-03-27 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5990925A (ja) * | 1982-11-17 | 1984-05-25 | Matsushita Electronics Corp | 半導体装置の製造方法 |
-
1981
- 1981-04-20 JP JP56058438A patent/JPS57173972A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0331215U (ja) * | 1989-07-28 | 1991-03-27 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57173972A (en) | 1982-10-26 |
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