JPS6454423U - - Google Patents

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JPS6454423U
JPS6454423U JP14868687U JP14868687U JPS6454423U JP S6454423 U JPS6454423 U JP S6454423U JP 14868687 U JP14868687 U JP 14868687U JP 14868687 U JP14868687 U JP 14868687U JP S6454423 U JPS6454423 U JP S6454423U
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JP
Japan
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input
signal
amplifier
threshold voltage
output
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JP14868687U
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Publication date
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  • Measurement Of Current Or Voltage (AREA)
  • Manipulation Of Pulses (AREA)

Description

【図面の簡単な説明】
第１図ないし第４図はこの考案のによるヒステ
リシスコンパレータの実施例に係り、第１図Ａは
その構成の一例を示す回路図、第１図Ｂ及び第１
図Ｃは動作説明用の波形図、第２図Ａは変形実施
例を示す回路図、第２図Ｂ及び第２図Ｃはその動
作説明用波形図、第３図及び第４図はそれぞれ他
の変形実施例を示す回路図、第５図は従来装置の
回路図である。 図中、１は被比較信号入力端子、２は比較電圧
出力端子、Ａは増幅器、Ｒ１，Ｒ２，Ｒ２′，Ｒ
２″，Ｒ３，Ｒ５は分圧抵抗、Ｔｒはトランジス
タ、ＶＳＨ，ＶＳＬはしきい値電圧、Ｖｉｎは被
比較信号、Ｖｏは比較出力電圧である。

Claims (1)

  1. 【実用新案登録請求の範囲】 ２入力増幅器の所定の入力端にそれぞれ被比較
    信号としきい値電圧を加え、上記増幅器の比較出
    力信号に応じてヒステリシス特性を持たせたヒス
    テリシスコンパレータにおいて、 上記増幅器の出力側とそのしきい値電圧もしく
    は被比較信号入力側間には、上記増幅器の入力信
    号レベルに応じてオン、オフ作動し上記しきい値
    電圧又は入力信号のいずれか一方を高レベルもし
    くは低レベルに切り換えるとともに、上記入出力
    間における信号授受を実質的に阻止可能とするス
    イツチング素子が備えられていることを特徴とす
    るヒステリシスコンパレータ。
JP14868687U 1987-09-29 1987-09-29 Pending JPS6454423U (ja)

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JPS6454423U true JPS6454423U (ja) 1989-04-04

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03137583A (ja) * 1989-10-23 1991-06-12 Aichi Tokei Denki Co Ltd 磁場検出回路
WO2023026839A1 (ja) * 2021-08-26 2023-03-02 日置電機株式会社 インピーダンス測定装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS51834B1 (ja) * 1969-08-22 1976-01-10
JPS51147240A (en) * 1975-06-13 1976-12-17 Toshiba Corp Shaping circuit of wave-form
JPS5923912A (ja) * 1982-07-30 1984-02-07 Sony Corp 信号比較回路

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