JPS647527B2

JPS647527B2 -

Info

Publication number: JPS647527B2
Application number: JP56166263A
Authority: JP
Inventors: Shigeo Nanbu
Original assignee: Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1981-10-18
Filing date: 1981-10-18
Publication date: 1989-02-09
Also published as: AU540358B2; US4546351A; GB2109968B; AU8933282A; DE3238532C2; JPS5868346A; GB2109968A; DE3238532C3; DE3238532A1

Description

【発明の詳細な説明】

〔発明の属する技術の分野〕本発明は、データ伝送システムに係り、各機器
が並列に接続される伝送路を有するデータ伝送シ
ステムにあつて、実効的な伝送速度を向上したデ
ータ伝送システムに関する。〔発明の技術的背景〕各機器がマルチドロツプ接続されているデータ
伝送においては、各機器が無秩序にデータ伝送を
行なうと、同一の伝送路に同時に複数の信号が競
合し、正しく伝送されなくなることがある。この
ように２つ以上の送信源からの信号が同一伝送路
で干渉しあうことをコンテンシヨンという。この
コンテンシヨンの発生を防ぎ、各機器間での円滑
なデータのやり取りを行なうためにはデータリン
クに一定の規則を導入し秩序を保つことが行なわ
れる。この一定の規則のことをプロトコールと呼
び、種々のプロトコルがコンピユータ間データ伝
送の分野で実用化されている。ここでマルチドロ
ツプ接続とは、各機器が伝送路に並列に接続され
ることをいう。これらのプロトコールでは、データリンクの秩
序を保つために一つの機器にデータリンクの制御
権を与える。データリンクの制御権を持つ局を親
局と呼ぶ。ここで局とは、機器のうちのデータ伝
送の機能部をいう。親局は自分以外の局である子
局に対し、自分から送信を開始し特定の子局に対
しデータを送信したりあるいは子局のデータを受
信したりする。データリンクは、親局をある一つ
の局に固定しその他をすべて子局とする構成と、
親局を限定せずどの局でも親局になり得る構成と
に大別される。前者の構成による通信方式を１：
Ｎ通信方式（親局１に対し子局Ｎコ）、後者の構
成によるものをＮ：Ｎ通信方式と呼ぶ。Ｎ：Ｎ通信方式のデータリンクでは、データリ
ンクの主導権（親局の権利）が特定の局に限定さ
れず任意の局に移動していく。本発明は、この
“親局の権利”の移動に関する。〔従来の技術〕まず従来のコンテンシヨン方式のデータ伝送シ
ステムから説明する。第１図はコンテンシヨン方式を使用したデータ
リンクを説明する説明図である。伝送路３はＡ、
Ｂの２局とマルチドロツプ接続されている。
BUSYステータス線４は伝送路の占有状態を示
すもので、例えば各局にオープンコレクタのトラ
ンジスタ出力とTTL入力ゲートを設けることに
より、伝送路を占有する場合にトランジスタ出力
をONとし、また伝送路が占有されているかどう
かは入力ゲートの状態がONかOFFかを判定でき
るものである。送信を開始する局は必ずこの
BUSYステータス線をONとし、他局に伝送線を
占有していることを示す。一方、BUSYステー
タス線がONの時は他局は送信を行なわない。送
信が終了した親局はBUSYステータス線をOFF
にして子局になる。第２図は第１図のデータリン
クにおいて、Ａ局Ｂ局の“親局の権利”の占有状
態およびBUSYステータス線の状態を時系列で
表わしたタイムチヤートである。第２図のイ，ロ
の部分ではＡ局、Ｂ局とも他方が伝送路を未使用
の状態で親局に成つているので問題はない。しか
し、ハの状態のように伝送路が未使用なので同時
にＡ局とＢ局が送信を開始する場合がある。この
時はコンテンシヨンが発生しデータ伝送は一時的
にストツプする。この事態を収拾するために一旦
すべての局が送信を中止し改めて送信を開始す
る。この時は送信開始をする局に優先順位を持た
せ、再びコンテンシヨンを起させないようにしな
ければならい。第２図のニの部分がこの回線復帰
のための時間である。第２図ではＡ局の方の優先
度を高くした場合を示す。そして局数が増加するに従い、第２図のハに相
当する複数局が同時に送信を開始する確率は増加
し、ニの回線復帰における手続が複雑になる。コンテンシヨン方式はデータリンクのプロトコ
ルが比較的簡単でマイクロプロセツサのソフトウ
エアに対する負担が少ない利点があるが、高速・
高効率の機器間データ伝送を行なう場合には次の
欠点がある。 (i) 局数が少なくデータ伝送の頻度が少ない場合
は、コンテンシヨンの発生確率が少ないが、局
数が多くそれぞれが独自にＮ：Ｎ伝送を行なう
とコンテンシヨンの発生回数が増加し、データ
リンクの閉塞状態の時間が長くなる。 (ii) 局数が多くなるとコンテンシヨン発生時の回
線機能回復の手続が複雑となる。 (iii) 優先度の低い局の回線占有確率が小さくなり
中々“親局の権利”得られなくなり、データリ
ンク全体の効率が低下する。次にボーリング／セレクテイング方式について
説明する。この方式は、コンテンシヨンを発生さ
せずにデータリンクの制御権である“親局の権
利”をボーリングとセレクテイングを使用してバ
トンのように各局間を受け渡していくのでバトン
パス方式とも言う。この方式では、伝送路はその
時点での親局の管理下にあるので、伝送路の占有
状態を示すBUSYステータス線は必要ない。ボーリング／セレクテイング方式を用いたＮ：
Ｎ通信のデータリンクの一般的な特長は親局が固定した１：Ｎ通信のように親局１台
の故障がデータリンク全体のシステムダウンに
つながらない。データリンクの任意の２局間でのデータの授
受が可能である。 “親局の権利”を得る優先度を、現在の親局
の次の局番号の局が最優先となる回転優先とす
れば、それぞれの局の回線占有確率は平均化さ
れ“親局の権利”を得にくい局がでるコンテン
シヨン方式の欠点は解消できる。 “親局の権利”が一定のルールに従い次の局
へ受渡されるので、コンテンシヨン方式の場合
のコンテンシヨン発生→回線秩序回復までの無
駄な時間がなく回線の効率が高い。などである。〔従来の技術の問題点〕しかし、これらのデータリンクは、実効伝送速
度ならびにシステムの階層的な構成における全体
の効率といつた点が重要な要素となる分散型総合
制御システムでは問題が多い。分散型総合制御システムは、半導体IC技術の
発達で可能となつたマイクロプロセツサの高機能
化・低価格化、高信頼度によるデイジタル制御技
術を基本とするもので、制御は分散化し監視は集
中化の方向にある。このようなシステムに要求さ
れる性能のうちでデータリンクに関連するもので
は各制御ループ毎にマイクロプロセツサを備
え、高度な制御性能と信頼性を持つことと、他
ループとのカスケード制御を容易に行なうため
に、ループ間の制御変数をデータリンクを通じ
て高速にやり取りできること。システムの監視（モニタ）は一個所に集中
し、各制御ループ毎の情報は迅速に収集され、
CRTデイスプレイに表示する。また、同時に
異常時の監急位置として監視装置のマン・マシ
ンインタフエースを通じて遠隔制御が可能であ
ること。監視装置で操作してから、末端のバルブ等が
動作するまでには、マイクロプロセツサの処理
時間、データリンクの伝送時間など種々の処理
時間を要するが、この時間の総和が制御システ
ムの応答時間以内で人間の待時間の心理的限界
を越えてイライラさせない程度に短いこと。が最も重要である。すなわち、分散型総合制御シ
ステムに使用されるデータリンクには、監視のた
めにその他の局からデータを収集する機能を持ち
制御は行なわない局があり、制御を行なう局同士
は制御のために必要な情報を高速でやり取りし、
一方監視専門の局ははれらの局の制御データ（設
定値、挿作量、プロセス量など）を高速で収集し
なければならないと言う２つの重要な側面があ
る。なお分散型総合計測制御システムはプロセスの
計測・制御の分野では周知のDDC（Direct
Disital Control）の計測システムであり、ここ
ではその詳細な説明を省略する。ボーリング／セレクテイング方式のデータリン
クをこのような総合分散制御システムに適用する
場合、次に示すような問題点がある。親局が次の“親局の権利”を希望している局
を捜す場合、捜し始めてすぐに発見できれば良
いが、発見できない場合は発見でるまでマスタ
サーチ（親局のサーチ）を続けなければなら
ず、その分、制御に割く時間が制限され、制御
周期が長くなるなどの、本来最も重要な制御に
影響が出る。これを避けるため親局に成るべき
局がない時は、一定時間マスタサーチを中止す
るなどの方法もあるが、タイマ処理などのソフ
ト処理が必要であり限ずしも最良の措置とはい
えない。監視局がデータを収集する場合、オペレータ
による遠隔操作や異常解析操作の場合を除くと
通常は一定周期で各制御ループの代表的なデー
タを収集している。監視局はデータ収集の周期
が来ると“親局の権利”を獲得し子局に対しデ
ータ要求を行なう。しかし、監視局の親になる
優先度が他のプロセスを制御するプロセス制御
局と同等であると、親になるまでに時間を要
し、監視周期が長くなる。このため監視局にあ
るCRT画面のループの制御変数の変化する周
期が長くなる等の問題を生じる。この欠点を回
避するために監視局の優先度を高くすることが
考えられる。たとえば、マスターサーチの時、
最初に必ず監視局に問合せに行く、あるいは毎
回ではなく親が移動するうちの数回に１回の通
常の問合せ局の前に監視局に問合せるなどの方
法である。しかし次の項で述べるように、監
視局は全プロセス制御局からデータを収集する
ので回線を占有する時間が長く、監視局が頻繁
に親局になるとプロセス制御局間のデータ伝送
のための時間が少なくなりカスケード制御が遅
くなる問題がある。プロセスを制御するプロセ
ス制御局は例えばワンループコントローラの伝
送制御部をさす。監視局がデータリンクに接続されたＮ局のデ
ータを収集するに要する時間は、１局からデー
タを収集する時間をＴとするとNT時間とな
る。Ｔの値は第３図に示すように計算できる。
第３図は、親局が子局“指定するデータを送信
せよ”というコマンドを送り、子局が指定され
たデータを返送する場合を説明する説明図であ
る。図中、縦方向のバーは、親局または子局内
のマイクロプロセツサの処理時間を示し、横方
向のバーは２局をデータ伝伝送するのに要する
時間でデータの量によりこの時間は変化する。なお図中のバーの長さはそれぞれのバーが意
味する時間の比例関係を示すものではない。
t₁、t₅は親局、子局の送信処理時間でこの間に
は、伝送LSI、DMA制御LSIへの設定などを行
なう。t₂、t₆はコマンドまたはデータが伝送路
を伝達する時間で伝送路の伝送速度・伝送する
データ量（バイト数）よつて異なる。本発明が
対象とするデータリンクではシリアル伝送なの
ので、伝送速度をｍキロビツト／秒、伝送する
バイト数をｎバイトとすると、伝送時間はｔ＝
ｎ×８／ｍ〔ms〕で計算される。したがつて、伝送速度が速ければ速い程同じ量のデータを早く
伝送できる。t₃、t₇はこのようにして伝送され
たコマンドやデータを受信し終つたことをそれ
ぞれのマイクロプロセツサが割込信号として確
認するまでの時間である。マイクロプロセツサ
のソフトウエア処理の都合で割込をマスクした
状能があることと、他の割込信号との優先順位
の関係で一般に受信割込が直ちにマイクロプロ
セツサに確認されることはなくt₃、t₇の値は無
視できない。t₄、t₈はマイクロプロセツサが割
込によつてコマンドまたはデータの受信完了を
確認後行なう処理時間である。子局では、受信
コマンドにエラーがないか、コマンドの種類は
何かを判定し、指定された情報をメモリの定め
られたアドレスに書き込み、親局に返送べきデ
ータを揃える。一方、親局は子局から返送され
たデータに外来ノイズなどに起因するエラーが
混入していないか、要求した情報が返送された
かを判定し返送されてきたデータをメモリの別
の領域へ移し変える。これらの処理が終了する
と親局は子局に対するデータ収集を開始する。親局が一つの子局からデータを収集する時間
Ｔは、これらのt₁〜t₈の総和に等しい。すなわ
ちＴ＝₈ 〓ⁱ⁼¹ ti。このように、親局がＮ局のすべての子局から
データを収集するには、一切の無駄時間を除い
てNT時間を要し項で述べたように監視局に
とつても子局にとつてもスピードアツプの妨げ
となつている。次に問題となる点は、監視局が収集する各ル
ープ制御局のデータの時間的な整合性の問題で
ある。項に述べたようにＮコの局のうち、第
１番目の局からのデータと第Ｎ番目の局からの
データを比較すると後者のデータは前者のそれ
よりも（Ｎ−１）Ｔ時間後の時点での現象を示
すものである。つまり、各々の局からのデータ
は全く同じ時点のデータではなく少しずつずれ
ている。このずれ方が無視できる場合は問題は
ないが、局数が増加した場、データ量が多くな
り子局から親局へのデータの伝送時間が大きく
なる場合は、監視の同時性に影響がでてくるの
は明らかである。これらの欠点は、今後ますます高速で精度の高
い制御性を要求される総合分散制御システムの解
決すべき問題点とされていた。〔発明の目的〕本発明の目的は、これら従来の欠点を除去し、
物理的なデータ伝送速度を上げるのではなく、実
効的な伝送速度を向上したデータ伝送システムの
提供にある。さらに本発明の他の目的は、むだな親局のサー
チをやめ、より効率的に親局のサーチを得るデー
タ伝送システムの提供にある。すなわちデータリ
ンクの制御権のすみやかなる移動ができるシステ
ムの提供にある。本発明のさらに他の目的は、監視局のデータ収
集を迅速に行えるデータ伝送システムの提供にあ
る。また本発明の目的は、各局のデータの同時性を
保つことができるデータ伝送システムの提供にあ
る。〔発明の概要〕本発明はこれらの目的を達成するため、各局が
親局のサーチのため共通に使用できる共通リクエ
スト線を設け、監視局が親局に成るまでの時間を
削減するため監視局専用の専用リクエスト線を配
置する。また本発明ではオートレスボンス制御回
路を各局に設け、専用リクエスト線で各子局を同
時のタイミング信号で伝送制御することより行
う。〔発明の実施例〕以下本発明を一実施例について図を参照して説
明する。第４図は本発明の一実施例のうち各局と
伝送路とのインターフエイスの部分を表わしたブ
ロツク図である。１０と１１はそれぞれ監視局とプロセス制御局
の構成を示したものである。第４図には伝送に直
接関係する部分のみを抽出している。また、第４
図には監視局とプロセス制御局を各々１つずつし
か示されていないが、これは実際の構成では複数
局存在するプロセス制御局を省略したためであ
る。伝送路５は各局のドライバ１２の出力端子とレ
シーバ１３の入力端に共通に接続されたマルチド
ロツプ方式の伝送路である。送信データは内部の
メモリから逐次読出され通信インタフエース１６
でシリアル符号に変換されドライバ１２から伝送
路５に送出される。一方、レシーバ１３より入力
した伝送路５からの受信信号は通信インタフエー
ス１６でシリアル符号を８ビツト単位のデータに
変換され内部のメモリに受信データとして書込ま
れる。専用リクエスト線６は監視局１０が専用に使用
するもので、信号のレベルを安定化するためにプ
ルアツプ抵抗８で＋5Vにプルアツプされている。
このリクエスト線６の電位は監視局１０のオープ
ンコレクタのOFF状態の時5V、ON状態の時ほ
とんど0Vとなる。オープンコレクタのOFF、
ON状態はマイクロプロフエツサが出力ポート１
８の出力を論理０、または１にすることにより制
御できる。プロセス制御局のμpは専用リクエス
ト線の状態をプロセス制御局の入力バツフア１４
を通じて入力ポート１９では静的な状態として
（論理0or1）、割込信号発生回路１７では状態の変
化（論理０→１への変化）としての割込として知
ることができる。共通リクエスト線７は物理的な構成と機能は専
用リクエスト線６と全く同じである。専用リクエ
スト線と異なるのは、共通リクエスト線のための
オープンコレクタが、プロセス制御局にあり監視
局にないことである。監視局は入力ポート１９と
割込発生回路１７によつて、共通リクエスト線の
状態と状態変化を知ることが出来るが、自ら状態
を変化させることはできない。プロセス制御局は
自ら共通リクエスト線の状態を変化させられると
同時に、その状態と状態変化を知ることができ
る。２つのリクエスト線で状態の変化を割込信号と
してマイクロコンピユータに与えるのはマイクロ
コンピユータが絶えずリクエスト線の状態を監視
する必要はなくすためである。第５図は、各局の専用・共通リクエスト線に関
係する部分の構成と接続関係を示す。専用リクエスト線は、監視局だけが制御でき一
方、共通リクエスト線は第５図に示した通り各プ
ロセス制御局にオープンコレクタ出力を持ちかつ
それらの出力端子が共通に接続されているので、
いわゆるワイアード・オアの状態になつており、
少くとも一つのオープンコレクタがオンしている
限り共通リクエスト線の電位は0Vを保つ。第５図のうち第４図と同一部分には同一番号を
付す。なお第４図とは異なり第５図の監視局１０
には専用リクエスト線に入力バツフア１４を介し
て入力ポート１９、割込信号発生回路１７が記載
されている。これは専用リクエスト線との信号伝
達のため必要な装置で、第５図では省略せず記載
したものである。第６図は第４図の監視局の専用リクエスト線、
共通リクエスト線との関係の部分の具体的な回路
を表わした回路図である。プロセス制御局では、
入力ポート割込発生回路が専用リクエスト線、共
通リクエスト線用に２組あり、出力ポート、オー
プンコレクタ出力が共通リクエスト線に接続され
ている。入力バツフア１４は共通リクエスト線７
と接続し、ダイオード、抵抗を介しMC14584に
加えられる。この出力は入力ポートのＤ型フリツ
プフロツプSN74LS75に加られ、ゲート
SN74LS367を介してマイクロプロフエツサ（μp）
データバスへ出力される。入力ポートを選択する
入力ポート選択信号はＤ型フリツプフロツプへ入
力する。またＤ型フリツプフロツプSN74LS75の
出力Ｑは割込信号発生回路１７のＤ型フリツプフ
ロツプSN74LS74に加つたのち割込信号を発す
る。専用リクエスト線６とはオープンコレクタ出力
１５により出力ポート１８が接続する。ここでは
トランジスタとして25C980、出力ポート１８と
してSN74LS273を使用する。マイクロプロセツ
サ（μp）データバスは出力ポート１８に加わり、
また出力ポート選択信号によつて出力を選択され
る。入出力ポート、オープンコレクタ出力、割込発
生回路の作用について第６図によつて専用リクエ
スト線を例にとつて第７図を参照して説明する。
第７図は監視局、プロセス制御局の入出力ポー
ト・割込信号の動作を説明するタイミングチヤー
トを表わす図である。監視局が専用リクエスト線
をON状態にするには、先ずオープンコレクタ出
力に接続する出力ポートに“１”を出力する。第
６図の回路例では出力ポートにＤタイプフリツプ
フロツプを用いているので、出力ポート選択信号
の立上りエツジで出力ポートの出力状態が変化す
る（第７図・Ａ部）。出力ポートの出力が論理
“１”になるとトランジスタがONし専用リクエ
スト線の電位は0Vに低下する（第７図−Ｂ部）。
専用リクエスト線に接続された入力バツフア１４
の出力はこの時論理“１”に反転する。入力バツ
フアの抵抗、コンデンサはノイズ・フイルタであ
り、ダイオードは局内の＋5V電源のみが停電し
た場合に電流が流れるのを防ぐものである。ノイ
ズ・フイルタでゆつくり変化する信号波形を整形
し、立ち上り時間を十分小さくするためにシユミ
ツトトリガ入力のインバータを使用している。入
力ポートのラツチはトランスペアレント・ラツチ
と呼ばれるものでEN端子が論理“１”の時、入
力の状態Ｄが出力Ｑそのまま表われる。したがつ
て、専用リクエスト線の電位が0Vに低下した時、
入力ポートの出力（SN74LS75のＱ）論理“１”
に変化する（第７図−Ｃ）。この時、割込信号発
生回路１７のＤタイプフリツプフロツプの出力が
論理“１”となり割込信号が発生する（第７図−
Ｄ）。この様に、監視局が専用リクエスト線を
ON状態にすると、そのタイミングで各プロセス
制御局に割込信号が同時に発生する。一方、プロ
セス制御局の入力ポートの状態は入力ポート選択
信号を論理“０”にすることにより、３−ステー
トバツフア（第６図の例ではSN74LS367）を経
由してマイクロプロフエツサのデータバスに乗せ
状態“１”を読むことができる。このとき、割込
信号発生回路のフリツプフロツプの出力はクリア
され論理“０”に落ちる（第７図−Ｅ）。また、
入力ポート選択信号が論理“０”にある時は、入
力ポートのトランスペアレントラツチの出力はラ
ツチされた状態にあり、仮に読出し中に専用リク
エスト線の電位が変化しても、入力ポートからデ
ータバスへの信号が途中で変化することはなく安
定である。次に監視局が専用リクエスト線をOFF状態に
するには、出力ポート“０”を出力する（第７図
−Ｆ）。これにより、トランジスタがOFFし専用
リクエスト線の電位は＋5Vに上昇する（第７図
−Ｇ）。ノイズフイルタとインバータを経た入力
ポートの出力（トランスペアレントラツチの出
力）は論理“０”になるが、論理“１”→“０”
の状態変化（第７図−Ｈ）では割込信号は発生し
ない。この状態でマイクロプロセツサーが入力ボ
ート選択信号を論理“０”にして状態を読み出す
と“０”である。また共通リクエスト線の場合の各構成要素の作
用も全く同一である。しかし、専用・共通リクエ
スト線のそれぞれの用途の違いにより全体の構
成・機能に相違がある。これはすでに第５図によ
つて説明した。第８図は第４図の通信インタフエース１６と接
続されるマイクロプロフエツサとのインタフエイ
ス部のブロツク図である。３１はマイクロプロフ
エツサで例えばi8085A、32はメモリROM及び
RAMである。３３はDMAコントローラ
Am9517A、３４はオートレスボンス制御回路で
ある。３５はマイクロプロフエツサμpに直結可
能な伝送制御LSIでここではシグネテイツクス
2652である。３６は通信インタフエースで変調・
復調回路を含み第４図のドライバ／レシーバに接
続する。３７はオートレスボンス制御回路に与え
るトリガ信号を発生するため出力ポートである。
３８はマイクロプロフエツサμpのコモンバスと
呼ばれ、アドレス指定信号、データバス、バスコ
ントロール信号を含む。３９は割込コントローラ
i8259である。従来例と異なる点はオートレスボ
ンス制御回路が付加されたことである。第９図はオートレスボンス制御回路の構成図で
ある。このオートレスボンス制御回路はDMAコ
ントローラ３３を効果的に制御するためのもの
で、DMAコントローラ３３のDMAチヤネル
No.0をデータ受信用、CH1、CH2を２種類の送
信用に割当ている。データ受信時伝送LSI３５は
８ビツトのキヤラクタ毎に内部に受信レジスタに
ある受信データ読出し要求信号をこの回路の受信
ステータスチエツク回路３４６へ発生する。受信
フレームの３キヤラクタ目は制御コードNo.2（以
下＜C2＞）と呼ばれ本発明では重要な意味があ
る。＜C2＞判定回路３４７はこの値を内部にラツ
チする。この値の内容によりオートレスポンスモ
ードの際はDMA３３のCH1、CH2のいずれを使
用するから選択信号をCH1、CH2切換回路３４
５へ、オートレスポンスを行なわない場合には受
信完了割込信号発生回路３４９へのイネーブル信
号を送る。受信ステータスチエツク回路３４６は
受信フレーム受信後にDMA３３のCH0で読み出
すLSI３５の受信ステータスの内容から、受信が
エラーなしに完了したかを判定する。受信エラー
なしの場合、この回路の出力は、CH1、CH2切
換回路３４５と受信完了割込信号発生回路３４９
へ送られる。そして、＜C2＞の内容により２つの
回路ののどちらかが動作し、オートレスポンスの
ための起動信号または受信完了割込が発生する。
CH1、CH2切換回路３４５より発生するオート
レスポンス起動信号は、DMAのCH1、CH2要求
信号発生回路３４２，３４３のいずれか一方に対
して送られる。2652が発生する送信データ書込要
求信号はCH1、CH2要求信号発生回路３４２，
３４３のうち、選択されている一方を経由して
DMAコントローラ３３への要求信号となる。第
９図において３４１はCH0要求信号発生回路、
３４４はORゲート回路を示す。CH0要求信号発
生回路３４１には受信データ読出し要求信号およ
び受信ステータス読出し要求信号が加わる。また
同様に受信ステータスチエツク回路３４６にも同
じ信号が加わる。送信データ要求信号はCH1要
求信号発生回路３４２、CH2要求信号発生回路
３４３に加えられ、CH1トリガ、CH2トリガは
それぞれORゲート回路３４４に加えられる。
ORゲート回路３４４，３４５にはCH1、CH2切
換回路３４５よりオートレスポンス起動信号が加
わる。次に、オートレスポンス制御回路３４の動作を
説明する。第１０図ａに本発明の一実施例によるデータリ
ンクのフレーム構成を示す。始めの＜FLAG＞＜
SA＞＜C1＞の３バイト、終りの＜CRC1＞＜
CRC2＞＜FLAG＞の３バイトがHDLCプロトコ
ルで規格化された部分であるがこの実施例では制
御コードを拡張し第２の制御コード＜C2＞を設
けている。＜C2＞のビツト構成は、第１０図ｂに
示す通りである。この中で、７ビツト目と３ビツ
ト目が重要な意味を持つている。伝送LSI35は受
信したフレームの２バイト目のSAから、１バイ
ト毎に受信データ読み出し要求信号を受信ステー
タスチエツク回路３４６に発生する。それに応じ
て、DMAコントローラ３３が１バイトずつ受信
データを読み出す。第９図の＜C2＞判定回路３
４７は、DMA３３のCH0の３バイト目の受信デ
ータ（C2）を内部にラツチする。DMAコントロ
ーラ３３により最後のDnが読み出された後、伝
送LSI35は受信ステータス読出信号を発生する。
この信号を利用してCH0要求信号発生回路３４
１のCH0要求信号はDMAをもう１回動作させ
る。この時に読み出された伝送送LSI35の受信ス
テータスレジスタの内容が受信ステータスチエツ
ク回路３４６内にラツチされる。この回路で受信
フレームが誤りなく受信されたかどうかが判定さ
れる。第１０図ｂの＜C2＞の構成のように、７
ビツト目の値が“１”の時オートレスポンスが実
行される。この際DMA３３のCH1を使用するか
CH2を使用するかは受信フレームの＜C2＞の３
ビツト目の値による。つまり３ビツト目が“０”
だとDMA３３のCH1によるオートレスポンス、
“１”だとDMA３３のCH2によるオートレスポ
ンスである。＜C2＞の７ビツト目が“０”の時は
従来と同様に受信完了割込が発生する。データを
送信する場合は、オートレスポンスで親局からの
コマンドに応答する場合ばかりでなく、２局間で
特殊なデータをやり取りする場合、逆に子局が親
局となつて送信を行う場合もある。このような場
合に、CPUが出力ポートを使つて任意に送信を
開始するためにCH1、CH2トリガ信号がある。
第９図のオアゲート３４４はオートレスポンスと
CPUのトリガのいずれでも送信制御が行なえる
ようにするためにある。オートレスポンスイネーブル信号が“１”の時
オートレスポンス制御回路は上記のように動作す
る。“０”の時はオートレスポンス制御回路のな
い従来と同じように受信の度に受信完了割込信号
が発生する。通常、親局はこの信号を“０”、子
局は“１”とする。第１０図ａにおいてD₁〜D_oデータで各８ビツ
トで任意の長さをもつている。第１０図ｂは＜
C2＞の８ビツトを表わす。第１１図は受信デー
タ読出し要求信号のタイミングチヤートで、＜C2
＞は＜C2＞判定回路にラツチされ、受信ステー
タスレジスタリードは受信ステータスチエツク回
路にラツチされる。〔発明の効果〕以下本発明の効果を一実施例を参照しながら説
明する。まず“親局の権利”を渡す際の無駄な手続をな
くす効果について述べる。結論から言えば共通リクエスト線を使用するこ
とで解決する。先ず、データリンクの初期状態の
親は予め決めた局に指定する。この初期状態では
各トランジスタはOFFしていて共通リクエスト
線の電位は＋5Vである。（第１２図Ａ）。この状
態の親局は共通リクエスト線が＋5Vなので親局
の問合せはしない。第１２図Ｂはプロセス制御局
No.2が親になる意志を表明するためにオープン
コレクタトランジスタをONした状態を示してい
る。前述したように、共通リクエスト線が0Vに
下がり、割込信号発生回路から割込信号が発生す
る。各局のマイクロプロセツサはこの割込信号に
対する処理を行なうが、現在の親局のみが親希望
局を探索し始める。その他の子局は何もしない。
“親局の権利”を獲得したプロセス制御局はトラ
ンジスタをOFFする。プロセス制御局が“親局
の権利”を獲得しないうちに、さらに別のプロセ
ス制御局が“親局の権利”を希望している場合
（第１２図Ｃ）があるので、新たに親になつた局
は他局の情報を収集後、共通リクエスト線の状態
を入力ポートを使用して調べ、引継き使用中かど
うかをチエツクする。そして、使用中であれば前
述のポーリング／セレクテイング方式の手順に従
い親希望局を探索する。親局の処理手順のフロー
チヤートを第１３図に示す。このようにして、従来のデータリンクの欠点で
あつた無駄な親希望局探索に要する時間をなく
し、マイクロプロセツサの処理能力をプロセス制
御局に振り向けることができる。次に監視局に速かに“親局の権利”を移す効果
について説明する。これは専用リクエスト線を使用することにより
行う。監視局は、“親局の権利”を必要とする時
に専用リクエスト線をON状態にする。この時、
各プロセス制御局に割込が発生する。親局のプロ
セス制御局は、自局が必要とする情報を収集後、
他のプロセス制御局への親探索をせずに直ちに監
視局へ“親いるか？”の問合せを行う。監視局は
この問合せを待ち構えていて“親の権利”を獲得
する。専用リクエスト線による割込は共通リクエスト
線による割込よりも優先される。この発明では、
通常プロセス制御局は共通リクエスト線を使つて
“親”のやり取を行うので、監視局の存在を全く
意識する必要はなくプロセス制御局のみで監視局
を必要としないシステムにも容易に適用できる
し、しかも監視局が存在する場合には最短時間で
“親の権利”を渡せる効果がある。さらに局間のデータの収集の時間を短縮するこ
とについて述べる。第３図に示したデータリンクの処理時間のう
ち、t₂とt₆は２局間の信号伝播時間で伝送速度を
速くしない限り小さくはならず、ハードウエアの
スピードに自ら限界がある点とコスト上昇の点を
考慮すると伝送速度をむやみに小さくはできな
い。したがつて、ここでは伝送速度は一定・t₂・
t₆も従来と同じとしてＴを小さくする方法を考え
る。ボーリンク／セレクテイング方式のデータリン
クでは親局−子局間の通信は親局から子局に対す
るコマンドと子局から親局に対するレスポンスを
対として行なわれ、親局のコマンドに対する子局
の応答（レスポンス）の形をとる。本発明のデー
タリンクのコマンドとレスポンスの種類は大別す
ると次の第１表のごとく４種類である。

【表】このうち、子局レスポンスの第１表の1.3はコ
マンドを受けて直ちに返送できるが、第１表の４
は、受信したコマンドの内容を調べ必要なデータ
を送信バツフアメモリに用意する必要がある。ま
た、第１表の２にはレスポンスを返送する必要は
ない。したがつて、データリンクのコマンド／レスポ
ンスで最も頻度の高い第１表の１・３について、
親局のコマンドに対する子局のレスポンスを子局
側のマイクロプロセツサの処理を経ずに直接ハー
ドウエアで返送すればＴに占めるt₃、t₄、t₅を事
実上０にできる。以下にこの発明一実施例において、これを説明
する。親局は第９図のオートレスポンスイネブル信号
を“０”、子局は“１”とする。これにより親局
は子局から受信すると必ず受信割込が発生する
し、子局は親局からのコマンド中の＜C2＞の７
ビツト目の値に応じ、受信割込処理をするか受信
割込を発生せず自動的にレスポンスを返送（オー
トレスポンス）する。送信用のDMAチヤネルは、CH1・CH2の２つ
がある。DMA CH1が動作する際のメモリアド
レスはコマンド／レスポンス送信バツフア、
DMA CH2のそれはデータ送信バツフアを示し
ている。親局はCH1の送信バツフアを使用して、第１
表の４つのコマンドを送信する。第１表の親局コマンド１の「親になりたい？」
では、親局は＜SA＞に問合せる相手子局の２次
局アドレスを、＜C1＞にHDLCで決められたコー
ドを、＜C2＞には、７ビツト＝１、３ビツト＝０
（子局にオートレスポンスでCH1の送信バツフア
の内容を返送することを要求する）とし、さらに
「親になりたいか」というコマンドの種類を示す
コードを付加して送信する。このようなコマンド
を受信すると子局のオートレスポンス制御回路に
よつて、CH0用のメモリアドレスの内容が自動
的に親局に返送される。この時に、子局のCPU
は一切これらの処理に関知しなくても良い。子局
からのレスポンスは、コマンドと同様に＜SA＞
に自局アドレス、＜C1＞にHDLCに規定されたコ
ード、＜C2＞に“YES”“NO”のコードを含めて
返送する。子局が親局を必要としない場合、子局
のCPUはCH1用送信バツフアの＜C2＞に該当す
る内容を“NO”コード（例えば16進01）を予め
書き込んでおく。CPUがこの値を変更しない限
り親局からの“親になりたいか？”コマンドに対
し、絶えず“NO”のレスポンスを返送する。子
局が制御の都合で親局になる必要が発生すると
CPUは＜C2＞に該当するメモリの内容を“YES”
を示すコードに書き変える。（例えば16進02）こ
のように書き変えたのちに、親局から“親になり
たいか？”コマンドが来ると、今度は“YES”
のレスポンスを返送することになる。このレスポ
ンスを受信した親局が“親に成れ”コマンドを送
信し、子局がそれを受信することで“親の権利”
の移動が完結する。３番目のコマンド“一般データを送れ”の場合
は、コマンド中の＜C2＞の７ビツト＝１３ビ
ツト＝１（子局にCH2の送信バツフアの内容返送
を要求）とし、さらに“一般データ要求”コード
を付加し、送信する。このコマンドは監視局が親
局となつた場合に使用する。子局であるループ制
御局がCH2の送信バツフアに第１４図ｂのよう
に必要なデータを絶えず書き込んでおく。データ
リンク全体で、何番目のキヤラクタの数迄持つ意
味は決められている。第１４図ａはCH2用の送
信バツフアである。４番目のコマンドの場合は、親局が監視局かル
ープ制御局の相違、さらに同じループ制御局であ
つても、各々の制御局の役割の違いで要求するデ
ータが異なるので、データを返送する子局は要求
されたデータをコマンド受信後に改めて集めて送
信バツフアに書き込む必要がある。したがつてこ
のコマンドの＜C2＞の７ビツトは０で、子局が
このコマンドを受信すると割込が発生する。以上述べたこの発明の一実施例により、監視局
が子局１局からデータを収集するのに要する時間
は、コマンド３の場合、T′＝t₁＋t₂＋t₆＋t₇＋t₈で
ある。１局あたりt₃＋t₄＋t₅の時間を短縮でき、
子局ｎ局から収集する場合はそのｎ倍となる。また、“親になりたいか？”コマンドに対する
に対する応答も同じ時間だけ早くなる。このため
本発明では実効的にデータ伝送速度を早めること
ができる。次に各局のデータの時間的な整合性について述
べる。従来の問題点は監視局が一局毎に順番にデ
ータを収集し、各局はその時点のデータを返送す
ることに起因している。本発明では、監視局が各
ループ制御局に対して同時にデータ更新コマンド
を与え、その後に各局からデータを収集する。データ更新コマンドには、HDLCプロトコルに
規定されているグローバルアドレスによるグルー
プポールを使用する。このコマンドは＜SA＞の
部分が｜｜｜｜｜｜｜｜で、これを受信するすべて
の子局に対して受信割込が発生する。このコマン
ドによる割込が発生すると、子局であるループ制
御局は共通要求線をONにし、CH2用の送信バツ
フアを最新のデータに更新する。更新が完了する
と、前述の共通要求線をOFFとする。データ更
新コマンドを受信するとすべてのループ制御局は
同じ処理をするので、共通要求線の状態は第１５
図のようになる。データ更新コマンド送信後、各
局が出力ポートをONにするタイミングがばらつ
いているのは、それぞれのマイクロプロセツサが
割込処理に行くタイミングがプログラムの割込マ
スク制御の状態によつて異なるためである。した
がつて、OFFするタイミングも局によりばらつ
くが、共通要求線の電位は、各局のオープンコレ
クタトランジスタ出力がワイヤード・オア接続さ
れているので、出力ポートが最も早くONになつ
た時から最も遅くOFFになるまでの間0VのON
状態になる。したがつて、監視局はデータ更新コマンドを送
信後一定時間経過して共通要求線の電位が0Vか
ら＋5Vに変化することを入力ポートを通じて確
認すれば、全ループ制御局のデータ更新完了を確
認できる。このように、グローパルアドレスによるグルー
プポールで全ループ制御局のデータを更新してか
らデータを収集するので、各ループ制御局からの
データの同時性が保たれる。以上のように本発明によれば、親局が次の親局
を捜す時間的ロスがふせげ、各局は本来の重要な
目的例えば制御等に従事することができる。また
監視局はデータ収集を迅速に行うことができる。
また各局間のデータ伝送速度を著しく早くするこ
とができ、さらに各局のデータの整合性が解決で
きる。すなわち、従来の技術の問題点に記載した
〜項の従来の欠点を除去することができる。本発明は階層構造を持つ総合分散制御システム
において、特に、最下層の内部データリンクの効
率をプロセスの制御能力にできるだけ影響を与え
ず向上させるとともに、階層全体のデータリンク
効率を上げることができる。本発明の実施例のうち共通制御線、専用制御線
は階層構造の下部という空間的広がりが小さくし
たがつて局間距離の短いデータリンクに有効な構
成要素である。しかし、上位外部データリンクにおいても、伝
送路に新たな物理的構成要素を必要としないオー
トレスポンス動作は有効でシステム全体の効率を
高めることができる。また、監視局がなく内部データリンクの部分で
完結するような小規模構成のシステムにおいて
は、共通要求線とオートレスポンス制御回路を備
えることによりマイクロプロセツサの制御のため
の処理への影響を最小限にとどめながら、かつ効
率の良い伝送を行なうことが可能である。

【図面の簡単な説明】

第１図はコンテンシヨン方式を使用したデータ
リンクを説明する説明図、第２図は第１図の方式
の伝送チヤートを説明する説明図、第３図は親局
と子局とのデータ送受を説明する説明図、第４図
は本発明の一実施例の各局と伝送線とのインター
フエイスを表わす図、第５図は各局の専用・共通
リクエスト線に関係する接続を表わす図、第６図
は監視局の共通・専用リクエスト線とのインター
フエイスを表わす回路図、第７図は監視局、プロ
セス制御局の入出力ポート、割込信号の動作を説
明するタイミングチヤートを表わす図、第８図は
各局のインタフエイス部のブロツク図、第９図は
本発明の一実施例のオートレスポンス制御回路の
構成図、第１０図ａは本発明の一実施例によるデ
ータリンクのフレーム構成図、第１０図ｂは第１
０図ａの＜C2＞のビツト構成を表わす構成図、
第１１図は第９図の受信データ読出し要求信号の
タイミングチヤートを表わす図、第１２図は親局
の移動と共通リクエスト線の関係を説明する説明
図、第１３図は親局の他の親局サーチのフローチ
ヤートを表わす図、第１４図ａ，ｂはDMAの送
信バツフアのメモリ内容を説明する説明図、第１
５図は共通リクエスト線の状態を説明するタイミ
ングチヤートを表わす図である。６……専用リクエスト線、７……共通リクエス
ト線、１６……通信インタフエース、１７……割
込信号発生回路、１８……出力ポート、１９……
入力ポート、３３……DMAコントローラ、３４
……オートレスポンス制御回路、３５……伝送制
御LSI、３７……出力ポート、３６……コモンバ
ス。

Claims

【特許請求の範囲】１マルチドロツプ接続のデータリンクを各機器
間の情報伝達の手段とするデータ伝送システムに
おいて、データリンクの制御権をバトンパス方式
で機器間で移動する場合にデータリンクの伝送効
率を向上させるため、親局となつた機器からの受
信データの内容によつて制御権受渡可否を返送す
る自動伝送回路を起動するか、各機器に設けられ
た制御用のマイクロプロセツサに受信割込みを発
生するかを制御する自動返送制御回路を各機器に
備えたデータ伝送システム。２マルチドロツプ接続のデータリンクを各機器
間の情報伝送の手段とするデータ伝送システムに
おいて、データリンクの制御権をバトンパス方式
で機器間で移動する場合に、各機器より親局に対
して前記制御権の受渡しタイミング信号を与える
共通要求線と、親局となつた機器からの受信デー
タの内容によつて制御権受渡可否を返送する自動
返送回路を起動するか各機器に設けられた制御用
のマイクロプロセツサに受信割込みを発生するか
を制御する自動返送制御回路を各機器に備えたデ
ータ伝送システム。３監視を主とする機器が付加され、この機器へ
のデータリンクの制御権を他の機器に優先的に与
える専用要求線を設けた特許請求の範囲第２項記
載のデータ伝送システム。