JPS648491B2 - - Google Patents
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- Publication number
- JPS648491B2 JPS648491B2 JP57197040A JP19704082A JPS648491B2 JP S648491 B2 JPS648491 B2 JP S648491B2 JP 57197040 A JP57197040 A JP 57197040A JP 19704082 A JP19704082 A JP 19704082A JP S648491 B2 JPS648491 B2 JP S648491B2
- Authority
- JP
- Japan
- Prior art keywords
- capacitor
- switch
- circuit
- resistor
- conductive
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 239000003990 capacitor Substances 0.000 claims description 35
- 238000010586 diagram Methods 0.000 description 6
- 238000007599 discharging Methods 0.000 description 6
- 230000001960 triggered effect Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/023—Generators characterised by the type of circuit or by the means used for producing pulses by the use of differential amplifiers or comparators, with internal or external positive feedback
Description
【発明の詳細な説明】
この発明は、単安定マルチバイブレータに係
り、特に電力消費の削減等の改善に関する。
り、特に電力消費の削減等の改善に関する。
第１図は、単安定マルチバイブレータの基本的
な構成を示す。電源端子２と基準電位点（接地）
との間には、時定数回路を構成する抵抗４及びコ
ンデンサ６が直列に接続され、これら抵抗４及び
コンデンサ６の接続点には、コンデンサ６の充放
電用スイツチング素子を含むスイツチング回路８
が設置されている。
な構成を示す。電源端子２と基準電位点（接地）
との間には、時定数回路を構成する抵抗４及びコ
ンデンサ６が直列に接続され、これら抵抗４及び
コンデンサ６の接続点には、コンデンサ６の充放
電用スイツチング素子を含むスイツチング回路８
が設置されている。
この単安定マルチバイブレータでは、トリガ入
力端子１０にトリガパルスが加えられてスイツチ
ング回路８がトリガされると、コンデンサ６を放
電状態にするスイツチング回路８の内部の充放電
用スイツチング素子がオフ状態となり、コンデン
サ６は充電状態に置かれる。このコンデンサ６の
充電電圧がスイツチング回路８のスレシヨルド電
圧に達すると、スイツチング回路８はコンデンサ
６を放電状態にする。このようなコンデンサ６の
充放電に基づいて出力端子１２には、一定のパル
スが発生する。第２図は、充放電動作で得られる
Ｐ点以上の電圧波形を示す。
力端子１０にトリガパルスが加えられてスイツチ
ング回路８がトリガされると、コンデンサ６を放
電状態にするスイツチング回路８の内部の充放電
用スイツチング素子がオフ状態となり、コンデン
サ６は充電状態に置かれる。このコンデンサ６の
充電電圧がスイツチング回路８のスレシヨルド電
圧に達すると、スイツチング回路８はコンデンサ
６を放電状態にする。このようなコンデンサ６の
充放電に基づいて出力端子１２には、一定のパル
スが発生する。第２図は、充放電動作で得られる
Ｐ点以上の電圧波形を示す。
この電圧波形において、単安定マルチバイブレ
ータがトリガされる前の期間Ａ及びコンデンサ６
が基準電圧Vrに達した後の期間Ｃは、コンデン
サ６が充電状態にある期間Ｂと異なり、スイツチ
ング回路８の充放電用スイツチング素子の端子は
低レベルに成つている。このとき、抵抗４には電
流が常に流れ、抵抗４の抵抗値が小さいとき、消
費電力が大となる。さらに、この電流によつてＰ
点を低レベルにするため、スイツチング回路８の
内部に設置したトランジスタ等の充放電用スイツ
チング素子の飽和電圧が高くなり、時定数の設定
が計算式通りにならない等の不都合を生じる原因
になる。
ータがトリガされる前の期間Ａ及びコンデンサ６
が基準電圧Vrに達した後の期間Ｃは、コンデン
サ６が充電状態にある期間Ｂと異なり、スイツチ
ング回路８の充放電用スイツチング素子の端子は
低レベルに成つている。このとき、抵抗４には電
流が常に流れ、抵抗４の抵抗値が小さいとき、消
費電力が大となる。さらに、この電流によつてＰ
点を低レベルにするため、スイツチング回路８の
内部に設置したトランジスタ等の充放電用スイツ
チング素子の飽和電圧が高くなり、時定数の設定
が計算式通りにならない等の不都合を生じる原因
になる。
そこで、この発明は、時定数回路における抵抗
による不要な電力消費の抑制とともに、時定数の
ずれの防止を図つた単安定マルチバイブレータの
提供にある。
による不要な電力消費の抑制とともに、時定数の
ずれの防止を図つた単安定マルチバイブレータの
提供にある。
即ち、この発明の単安定マルチバイブレータ
は、トリガパルスの特定のレベル区間で導通する
第１のスイツチと、この第１のスイツチを介して
電源に接続され、抵抗及びコンデンサの直列回路
からなる時定数回路と、前記コンデンサに並列に
接続されて前記第１のスイツチの導通区間で非導
通となり、前記第１のスイツチの非導通区間で導
通する第２のスイツチと、前記コンデンサの充電
電圧と基準電圧とを比較し、両者の大小関係に応
じて出力を発生するコンパレータと、このコンパ
レータの出力と前記トリガパルスとの論理積によ
つて出力パルスを発生するAND回路とを備えた
ものである。
は、トリガパルスの特定のレベル区間で導通する
第１のスイツチと、この第１のスイツチを介して
電源に接続され、抵抗及びコンデンサの直列回路
からなる時定数回路と、前記コンデンサに並列に
接続されて前記第１のスイツチの導通区間で非導
通となり、前記第１のスイツチの非導通区間で導
通する第２のスイツチと、前記コンデンサの充電
電圧と基準電圧とを比較し、両者の大小関係に応
じて出力を発生するコンパレータと、このコンパ
レータの出力と前記トリガパルスとの論理積によ
つて出力パルスを発生するAND回路とを備えた
ものである。
以下、この発明を図面に示した実施例を参照し
て詳細に説明する。
て詳細に説明する。
第３図は、この発明の単安定マルチバイブレー
タの実施例を示し、第１図に示す回路と同一部分
には同一符号が付してある。
タの実施例を示し、第１図に示す回路と同一部分
には同一符号が付してある。
抵抗４及びコンデンサ６の直列回路によつて時
定数回路が構成されており、駆動電圧が加えられ
る電源端子２と、抵抗４との間には第１のスイツ
チ１４が挿入され、このスイツチ１４はコンデン
サ６に並列に接続された第２のスイツチ１６と連
動し、その開閉動作は互いに反対に成るように設
定されている。各スイツチ１４，１６は、トラン
ジスタ等のスイツチング素子或いはスイツチング
回路で構成され、各スイツチ１４，１６はスイツ
チング回路１８で開閉が制御される。即ち、入力
端子２０に加えられるトリガ入力に基づいてスイ
ツチ１４，１６が開閉され、出力端子２２からパ
ルス出力を発生するものである。
定数回路が構成されており、駆動電圧が加えられ
る電源端子２と、抵抗４との間には第１のスイツ
チ１４が挿入され、このスイツチ１４はコンデン
サ６に並列に接続された第２のスイツチ１６と連
動し、その開閉動作は互いに反対に成るように設
定されている。各スイツチ１４，１６は、トラン
ジスタ等のスイツチング素子或いはスイツチング
回路で構成され、各スイツチ１４，１６はスイツ
チング回路１８で開閉が制御される。即ち、入力
端子２０に加えられるトリガ入力に基づいてスイ
ツチ１４，１６が開閉され、出力端子２２からパ
ルス出力を発生するものである。
このように構成すれば、スイツチング回路１８
がトリガされ、スイツチ１６が開かれると、スイ
ツチ１４は閉じられるため、コンデンサ６には抵
抗４を介して充電電流が流れ、コンデンサ６が充
電される。コンデンサ６の充電電圧がスイツチン
グ回路１８の基準電圧に達してスイツチ１６が閉
じられると、スイツチ１４は開かれる。即ち、ス
イツチ１６がトリガされる前並びにコンデンサ６
の電圧がスイツチング回路１８で設定されている
基準電圧に達してスイツチ１６が閉じられた後の
各期間、スイツチ１４は不導通状態に制御され
る。この結果、抵抗４にはコンデンサ６の充電時
のみ電流が流れ、従来回路で生じていた不要な電
流の通流が阻止される。このため、電力消費が防
止されるとともに、コンデンサ６のＰ点の電位が
前記期間では常に一定の低電位と成ることから、
そのばらつきに伴う時定数のずれは確実に防止す
ることができる。
がトリガされ、スイツチ１６が開かれると、スイ
ツチ１４は閉じられるため、コンデンサ６には抵
抗４を介して充電電流が流れ、コンデンサ６が充
電される。コンデンサ６の充電電圧がスイツチン
グ回路１８の基準電圧に達してスイツチ１６が閉
じられると、スイツチ１４は開かれる。即ち、ス
イツチ１６がトリガされる前並びにコンデンサ６
の電圧がスイツチング回路１８で設定されている
基準電圧に達してスイツチ１６が閉じられた後の
各期間、スイツチ１４は不導通状態に制御され
る。この結果、抵抗４にはコンデンサ６の充電時
のみ電流が流れ、従来回路で生じていた不要な電
流の通流が阻止される。このため、電力消費が防
止されるとともに、コンデンサ６のＰ点の電位が
前記期間では常に一定の低電位と成ることから、
そのばらつきに伴う時定数のずれは確実に防止す
ることができる。
次に、第４図は、第３図に示した単安定マルチ
バイブレータの具体的な回路構成例を示し、第３
図に示す回路と同一部分には同一符号が付してあ
る。
バイブレータの具体的な回路構成例を示し、第３
図に示す回路と同一部分には同一符号が付してあ
る。
電源端子２と抵抗４との間には、スイツチ１４
としてスイツチング用のトランジスタ２４が挿入
され、このトランジスタ２４のベースには、ダイ
オード接続されたトランジスタ２６のベース・コ
レクタが共通に接続されている。このトランジス
タ２６のエミツタは電源端子２に接続され、ベー
ス・コレクタと基準電位点端子２８との間には、
抵抗３０を介してトランジスタ３２の基準電位点
側をエミツタにして接続されている。このトラン
ジスタ３２のベースには抵抗３４を介して入力端
子２０が形成されている。
としてスイツチング用のトランジスタ２４が挿入
され、このトランジスタ２４のベースには、ダイ
オード接続されたトランジスタ２６のベース・コ
レクタが共通に接続されている。このトランジス
タ２６のエミツタは電源端子２に接続され、ベー
ス・コレクタと基準電位点端子２８との間には、
抵抗３０を介してトランジスタ３２の基準電位点
側をエミツタにして接続されている。このトラン
ジスタ３２のベースには抵抗３４を介して入力端
子２０が形成されている。
また、コンデンサ６の端子間にはスイツチ１６
としてのトランジスタ３６が基準電位点側をエミ
ツタにして並列に接続されている。このトランジ
スタ３６のベースには電源端子２と基準電位点端
子２８との間に抵抗３８を介して接続されたトラ
ンジスタ４０のコレクタに抵抗４２を介して接続
されている。トランジスタ４０のベースには抵抗
４４を介して入力端子２０が形成されているとと
もに、ベース・エミツタ間には抵抗４５が挿入さ
れている。
としてのトランジスタ３６が基準電位点側をエミ
ツタにして並列に接続されている。このトランジ
スタ３６のベースには電源端子２と基準電位点端
子２８との間に抵抗３８を介して接続されたトラ
ンジスタ４０のコレクタに抵抗４２を介して接続
されている。トランジスタ４０のベースには抵抗
４４を介して入力端子２０が形成されているとと
もに、ベース・エミツタ間には抵抗４５が挿入さ
れている。
そして、電源端子２と基準電位点端子２８との
間には、両端子間の電圧を分圧して基準電圧とし
ての比較電圧を設定するために抵抗４６，４８が
直列に接続され、この抵抗４６，４８の分圧点に
はコンパレータ５０の非反転入力端子（＋）が接
続され、コンデンサ６の高電位側端子にはコンパ
レータ５０の反転入力端子（−）が接続されてい
る。このコンパレータ５０の出力端子と入力端子
２０との間には、コンパレータ５０の出力と入力
との論理積を取るAND回路５２が設置され、こ
のAND回路５２には出力端子２２が形成されて
いる。
間には、両端子間の電圧を分圧して基準電圧とし
ての比較電圧を設定するために抵抗４６，４８が
直列に接続され、この抵抗４６，４８の分圧点に
はコンパレータ５０の非反転入力端子（＋）が接
続され、コンデンサ６の高電位側端子にはコンパ
レータ５０の反転入力端子（−）が接続されてい
る。このコンパレータ５０の出力端子と入力端子
２０との間には、コンパレータ５０の出力と入力
との論理積を取るAND回路５２が設置され、こ
のAND回路５２には出力端子２２が形成されて
いる。
以上の構成において、入力端子２０に第５図Ａ
に示すトリガパルスが加えられると、このパルス
の低(L)レベルの区間において、トランジスタ３
２，４０は共に非導通状態になり、高(H)レベルの
区間において、導通状態になる。トランジスタ２
６のスイツチング動作は、トランジスタ３２のス
イツチング動作に応動し、導通・非導通状態と成
る。一方、トランジスタ３６のスイツチング動作
は、トランジスタ４０のスイツチング動作とは逆
の関係となり、トランジスタ４０が導通状態に成
るとき、トランジスタ３６は非導通状態に制御さ
れる。このため、入力端子２０に第５図Ａに示す
トリガパルスが加えられ、入力端子２０がＨレベ
ルに成ると同時に、コンデンサ６は充電状態に置
かれ、トリガパルスのパルス幅期間中その充電が
維持される。そして、入力端子２０がＬレベルに
移行すると同時にトランジスタ４０は非導通状態
になり、トランジスタ３６は導通状態になるた
め、コンデンサ６はトランジスタ３６を介して放
電状態に制御される。第５図Ｂはこの結果得られ
るコンデンサ６の端子電圧を示している。
に示すトリガパルスが加えられると、このパルス
の低(L)レベルの区間において、トランジスタ３
２，４０は共に非導通状態になり、高(H)レベルの
区間において、導通状態になる。トランジスタ２
６のスイツチング動作は、トランジスタ３２のス
イツチング動作に応動し、導通・非導通状態と成
る。一方、トランジスタ３６のスイツチング動作
は、トランジスタ４０のスイツチング動作とは逆
の関係となり、トランジスタ４０が導通状態に成
るとき、トランジスタ３６は非導通状態に制御さ
れる。このため、入力端子２０に第５図Ａに示す
トリガパルスが加えられ、入力端子２０がＨレベ
ルに成ると同時に、コンデンサ６は充電状態に置
かれ、トリガパルスのパルス幅期間中その充電が
維持される。そして、入力端子２０がＬレベルに
移行すると同時にトランジスタ４０は非導通状態
になり、トランジスタ３６は導通状態になるた
め、コンデンサ６はトランジスタ３６を介して放
電状態に制御される。第５図Ｂはこの結果得られ
るコンデンサ６の端子電圧を示している。
この端子電圧は抵抗４６，４８で設定される比
較電圧Vcと比較され、コンデンサ６の端子電圧
が比較電圧Vcに達すると、コンパレータ５０の
出力は第５図Ｃに示すように、Ｌレベルに移行す
る。このコンパレータ５０の出力は、入力端子２
０に加えられるトリガパルスとともに、AND回
路５２に加えられて両者の論理積により、出力端
子２２には第５図Ｄに示す出力パルスが得られ
る。
較電圧Vcと比較され、コンデンサ６の端子電圧
が比較電圧Vcに達すると、コンパレータ５０の
出力は第５図Ｃに示すように、Ｌレベルに移行す
る。このコンパレータ５０の出力は、入力端子２
０に加えられるトリガパルスとともに、AND回
路５２に加えられて両者の論理積により、出力端
子２２には第５図Ｄに示す出力パルスが得られ
る。
この実施例からも明らかなように、コンデンサ
６が充電状態に制御される期間を除き、抵抗４に
流れる電流は期間的に制限されるので、電力消費
が抑制されるとともに、コンデンサ６の電位は一
定に維持される。
６が充電状態に制御される期間を除き、抵抗４に
流れる電流は期間的に制限されるので、電力消費
が抑制されるとともに、コンデンサ６の電位は一
定に維持される。
なお、各実施例ではスイツチ１４を電源端子２
と抵抗４との間に挿入したが、抵抗４に不要な電
流が流れるのを防止するためには、抵抗４とコン
デンサ６との間にスイツチ１４を挿入しても同様
の効果が期待できる。
と抵抗４との間に挿入したが、抵抗４に不要な電
流が流れるのを防止するためには、抵抗４とコン
デンサ６との間にスイツチ１４を挿入しても同様
の効果が期待できる。
以上説明したように、この発明によれば、時定
数回路の抵抗に流れる電流が必要区間のみに限定
されて最適化されているので、不要な電流によつ
て抵抗に生じる電力消費が抑制できるとともに、
不要な電流を抑制できる結果、時定数のずれも防
止でき、トリガパルスに対応した精度の高い出力
パルスを得ることができる。
数回路の抵抗に流れる電流が必要区間のみに限定
されて最適化されているので、不要な電流によつ
て抵抗に生じる電力消費が抑制できるとともに、
不要な電流を抑制できる結果、時定数のずれも防
止でき、トリガパルスに対応した精度の高い出力
パルスを得ることができる。
第１図は単安定マルチバイブレータの基本的な
構成を示す回路図、第２図は第１図に示した単安
定マルチバイブレータの動作波形を示す図、第３
図はこの発明の単安定マルチバイブレータの実施
例を示すブロツク図、第４図はこの発明の単安定
マルチバイブレータの具体的な回路構成例を示す
回路図、第５図は第４図に示した単安定マルチバ
イブレータの動作波形を示す図である。 ２……電源端子（電源）、４……抵抗（時定数
回路）、６……コンデンサ（時定数回路）、１４…
…第１のスイツチ、１６……第２のスイツチ、５
０……コンパレータ、５２……AND回路。
構成を示す回路図、第２図は第１図に示した単安
定マルチバイブレータの動作波形を示す図、第３
図はこの発明の単安定マルチバイブレータの実施
例を示すブロツク図、第４図はこの発明の単安定
マルチバイブレータの具体的な回路構成例を示す
回路図、第５図は第４図に示した単安定マルチバ
イブレータの動作波形を示す図である。 ２……電源端子（電源）、４……抵抗（時定数
回路）、６……コンデンサ（時定数回路）、１４…
…第１のスイツチ、１６……第２のスイツチ、５
０……コンパレータ、５２……AND回路。
Claims (1)
- 【特許請求の範囲】 １ トリガパルスの特定のレベル区間で導通する
第１のスイツチと、 この第１のスイツチを介して電源に接続され、
抵抗及びコンデンサの直列回路からなる時定数回
路と、 前記コンデンサに並列に接続されて前記第１の
スイツチの導通区間で非導通となり、前記第１の
スイツチの非導通区間で導通する第２のスイツチ
と、 前記コンデンサの充電電圧と基準電圧とを比較
し、両者の大小関係に応じて出力を発生するコン
パレータと、 このコンパレータの出力と前記トリガパルスと
の論理積によつて出力パルスを発生するAND回
路とを備えた単安定マルチバイブレータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57197040A JPS5986919A (ja) | 1982-11-10 | 1982-11-10 | 単安定マルチバイブレ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57197040A JPS5986919A (ja) | 1982-11-10 | 1982-11-10 | 単安定マルチバイブレ−タ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5986919A JPS5986919A (ja) | 1984-05-19 |
| JPS648491B2 true JPS648491B2 (ja) | 1989-02-14 |
Family
ID=16367719
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57197040A Granted JPS5986919A (ja) | 1982-11-10 | 1982-11-10 | 単安定マルチバイブレ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5986919A (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55114028A (en) * | 1979-02-27 | 1980-09-03 | Oki Electric Ind Co Ltd | Voltage control oscillator |
-
1982
- 1982-11-10 JP JP57197040A patent/JPS5986919A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5986919A (ja) | 1984-05-19 |
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