JPS64869B2 - - Google Patents
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- JPS64869B2 JPS64869B2 JP59129162A JP12916284A JPS64869B2 JP S64869 B2 JPS64869 B2 JP S64869B2 JP 59129162 A JP59129162 A JP 59129162A JP 12916284 A JP12916284 A JP 12916284A JP S64869 B2 JPS64869 B2 JP S64869B2
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- Japan
- Prior art keywords
- semiconductor substrate
- conductivity type
- photodiode
- impurity region
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
- H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
- H10F39/10—Integrated devices
- H10F39/12—Image sensors
- H10F39/18—Complementary metal-oxide-semiconductor [CMOS] image sensors; Photodiode array image sensors
- H10F39/186—Complementary metal-oxide-semiconductor [CMOS] image sensors; Photodiode array image sensors having arrangements for blooming suppression
Landscapes
- Solid State Image Pick-Up Elements (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は固体撮像装置のブルーミング抑圧を行
なうための画素構造に関するものである。
なうための画素構造に関するものである。
第１図は従来の固体撮像装置の一構成例を示す
回路図であり（アメリカ特許第3465293号）、第２
図は画素部分の断面構造図である。図において、
同一符号又は同一記号のものは同一または均等部
分を示すものとし、かつ説明を簡明にするため
に、各構成要素の導電型や各部印加電圧の極性も
規定して示す（以下同様）。１は受光部の１画素
であり、ホトダイオード２と垂直スイツチMOS
トランジスタ３とで形成されている。４は垂直走
査シフトレジスタ、５は水平走査シフトレジス
タ、６は水平スイツチMOSトランジスタ、７は
ビデオ電圧源、８は垂直ゲート線、９は垂直信号
線、１０は水平信号線である。第２図の１１はｐ
形Si基板であり、１２はホトダイオード２と垂直
スイツチMOSトランジスタ３のソースを形成す
るn+拡散層、１３は垂直スイツチMOSトランジ
スタのドレイン用n+拡散層である。
回路図であり（アメリカ特許第3465293号）、第２
図は画素部分の断面構造図である。図において、
同一符号又は同一記号のものは同一または均等部
分を示すものとし、かつ説明を簡明にするため
に、各構成要素の導電型や各部印加電圧の極性も
規定して示す（以下同様）。１は受光部の１画素
であり、ホトダイオード２と垂直スイツチMOS
トランジスタ３とで形成されている。４は垂直走
査シフトレジスタ、５は水平走査シフトレジス
タ、６は水平スイツチMOSトランジスタ、７は
ビデオ電圧源、８は垂直ゲート線、９は垂直信号
線、１０は水平信号線である。第２図の１１はｐ
形Si基板であり、１２はホトダイオード２と垂直
スイツチMOSトランジスタ３のソースを形成す
るn+拡散層、１３は垂直スイツチMOSトランジ
スタのドレイン用n+拡散層である。
ホトダイオード２に蓄積された電荷（電子）は
垂直スイツチMOSトランジスタ３と水平スイツ
チMOSトランジスタ６を介して負荷抵抗Ｒによ
り読み出される。この時、ホトダイオード電位は
ビデオ電圧源７の電圧にリセツトされる。ホトダ
イオード電位は光電変換された電子により低下す
る。強い光が照射された時、このホトダイオード
電位は基板電位（アース）より低下するため、ホ
トダイオードが順方向バイアスとなる。そのた
め、n+拡散層１２をエミツタ、ｐ形Si基板１１を
ベース、n+拡散層１３をコレクタとする寄生ラ
テラルバイポーラトランジスタが動作し、過剰電
子が上記コレクタすなわちそれにつながる垂直信
号線９に注入され、ブルーミング現象を引き起こ
す。
垂直スイツチMOSトランジスタ３と水平スイツ
チMOSトランジスタ６を介して負荷抵抗Ｒによ
り読み出される。この時、ホトダイオード電位は
ビデオ電圧源７の電圧にリセツトされる。ホトダ
イオード電位は光電変換された電子により低下す
る。強い光が照射された時、このホトダイオード
電位は基板電位（アース）より低下するため、ホ
トダイオードが順方向バイアスとなる。そのた
め、n+拡散層１２をエミツタ、ｐ形Si基板１１を
ベース、n+拡散層１３をコレクタとする寄生ラ
テラルバイポーラトランジスタが動作し、過剰電
子が上記コレクタすなわちそれにつながる垂直信
号線９に注入され、ブルーミング現象を引き起こ
す。
本発明は、上記ブルーミングを抑圧した固体撮
像装置を提供することを目的とする。
像装置を提供することを目的とする。
ブルーミングの原因は、同一基板内でホトダイ
オード２と垂直スイツチMOSトランジスタ３が
同極性の電荷（電子）を用いている事による。従
つて、本発明の固体撮像装置においては、第１導
電型の第１の半導体基体と、該第１の半導体基体
中に設けられた第２導電型の第２の半導体基体
と、該第２の半導体基体中に設けられた第１導電
型の不純物領域を有する走査素子とからなり、前
記第１の半導体基体、第２の半導体基体のうちの
一方は他方内に設けられた不純物領域とし、ホト
ダイオードに著積する電荷（例えば正孔）と、垂
直スイツチMOSトランジスタを含む画素内の周
辺回路の扱う電荷（例えば電子）が逆の極性をも
つように画素（回路）を構成した。このようにす
ることによつて前記、寄生ラテラルバイポーラト
ランジスタは動作しなくなり、ブルーミングが抑
圧できる。
オード２と垂直スイツチMOSトランジスタ３が
同極性の電荷（電子）を用いている事による。従
つて、本発明の固体撮像装置においては、第１導
電型の第１の半導体基体と、該第１の半導体基体
中に設けられた第２導電型の第２の半導体基体
と、該第２の半導体基体中に設けられた第１導電
型の不純物領域を有する走査素子とからなり、前
記第１の半導体基体、第２の半導体基体のうちの
一方は他方内に設けられた不純物領域とし、ホト
ダイオードに著積する電荷（例えば正孔）と、垂
直スイツチMOSトランジスタを含む画素内の周
辺回路の扱う電荷（例えば電子）が逆の極性をも
つように画素（回路）を構成した。このようにす
ることによつて前記、寄生ラテラルバイポーラト
ランジスタは動作しなくなり、ブルーミングが抑
圧できる。
以下本発明を実施例によつて詳細に説明する。
第３図はp+層を浮遊拡散層とするホトダイオ
ード１４を画素部にもつ本発明の撮像装置の構成
を示す回路図であり、第４図は上記画素部の断面
構造図である。図において、１５は第１導電型の
第１の半導体基体（ｎ形Si基板）、１６は上記第
１の半導体基体１５中に設けられた第２導電型の
不純物領域（p+層）、１７は上記第１の半導体基
体１５中に設けられた第２導電型の第２の半導体
基体（ｐ形ウエル層）、１８及び１９は上記第２
の半導体基体（ｐ形ウエル）１７中に設けられた
第１導電型の不純物領域（n+層）、２０は基板電
圧源（Vsub）、３及び６はｎチヤンネルMOSト
ランジスタである。光が照射されると、光量に応
じて発生した電荷（正孔）がp+層１６に蓄積さ
れ、電位は正電位側に上昇する。その後、垂直ゲ
ート線８が高レベルとなると、アース側より
MOSトランジスタ６及び３を介し、電子がn+層
１８に流れ、ホトダイオード電位をアースにリセ
ツトすると同時に、負荷抵抗Ｒにより外部に信号
が読み出される。強い光が照射された時、過剰電
荷（正孔）は基板１５を介して外部に流れるた
め、ブルーミング現象は発生しない。
ード１４を画素部にもつ本発明の撮像装置の構成
を示す回路図であり、第４図は上記画素部の断面
構造図である。図において、１５は第１導電型の
第１の半導体基体（ｎ形Si基板）、１６は上記第
１の半導体基体１５中に設けられた第２導電型の
不純物領域（p+層）、１７は上記第１の半導体基
体１５中に設けられた第２導電型の第２の半導体
基体（ｐ形ウエル層）、１８及び１９は上記第２
の半導体基体（ｐ形ウエル）１７中に設けられた
第１導電型の不純物領域（n+層）、２０は基板電
圧源（Vsub）、３及び６はｎチヤンネルMOSト
ランジスタである。光が照射されると、光量に応
じて発生した電荷（正孔）がp+層１６に蓄積さ
れ、電位は正電位側に上昇する。その後、垂直ゲ
ート線８が高レベルとなると、アース側より
MOSトランジスタ６及び３を介し、電子がn+層
１８に流れ、ホトダイオード電位をアースにリセ
ツトすると同時に、負荷抵抗Ｒにより外部に信号
が読み出される。強い光が照射された時、過剰電
荷（正孔）は基板１５を介して外部に流れるた
め、ブルーミング現象は発生しない。
第５図は本発明の他の実施例を示す回路図で、
第６図はそこに用いられる画素の断面構造図であ
る。図において、２１は第２導電型の第２の半導
体基体（ｐ型基板）、２２は上記第２の半導体基
体２１中に設けられた第１導電型の第１の半導体
基体（ｎ形ウエル）、２３は上記第１の半導体基
体（ｎ形ウエル）２２中に設けられた第２導電型
の不純物領域（p+層）、１８及び１９は上記第２
の半導体基体（ｐ形基板）２１中に設けられた第
１導電型の不純物領域（n+層）、２４はｎ形ウエ
ル２２にウエルバイアスVwを印加する電圧源で
ある。動作、並に効果は第１の実施例（第３図及
び第４図）で説明したものと同様である。
第６図はそこに用いられる画素の断面構造図であ
る。図において、２１は第２導電型の第２の半導
体基体（ｐ型基板）、２２は上記第２の半導体基
体２１中に設けられた第１導電型の第１の半導体
基体（ｎ形ウエル）、２３は上記第１の半導体基
体（ｎ形ウエル）２２中に設けられた第２導電型
の不純物領域（p+層）、１８及び１９は上記第２
の半導体基体（ｐ形基板）２１中に設けられた第
１導電型の不純物領域（n+層）、２４はｎ形ウエ
ル２２にウエルバイアスVwを印加する電圧源で
ある。動作、並に効果は第１の実施例（第３図及
び第４図）で説明したものと同様である。
第７図は本発明の画素部（第４図）の製造工程
説明図である。
説明図である。
以下図面と対応させて主要工程を簡単に説明す
る。
る。
(a)；ｎ形（不純物濃度1014〜1015cm-3）Si基板１
５上に表面酸化膜（膜厚〜500Å）２５を形成
した後、ホトレジストをマスクとしてボロンを
打ち込み、拡散することによりｐ形ウエル（深
さ３〜5μｍ、濃度1015〜1016cm-3）１７を形成
する。
５上に表面酸化膜（膜厚〜500Å）２５を形成
した後、ホトレジストをマスクとしてボロンを
打ち込み、拡散することによりｐ形ウエル（深
さ３〜5μｍ、濃度1015〜1016cm-3）１７を形成
する。
(b)；ホトレジストをマスクとしてｐ形ウエル１７
内のチヤネルストツパ用p+層（1016〜５×1016
cm-3）２６及びｎ形Si基板１５上のチヤネルス
トツパ用n+層（1016〜５×1016cm-3）２７を、
各々ボロン、リン（ヒ素）の打込みにより形成
した後、酸化し、素子分離用の厚い酸化膜（〜
1μｍ）を形成する。その後ホトレジストをマ
スクとして素子分離部のみに厚い酸化膜２８を
残す。
内のチヤネルストツパ用p+層（1016〜５×1016
cm-3）２６及びｎ形Si基板１５上のチヤネルス
トツパ用n+層（1016〜５×1016cm-3）２７を、
各々ボロン、リン（ヒ素）の打込みにより形成
した後、酸化し、素子分離用の厚い酸化膜（〜
1μｍ）を形成する。その後ホトレジストをマ
スクとして素子分離部のみに厚い酸化膜２８を
残す。
(c)；その後酸化を行ないゲート用絶縁膜となる酸
化膜（500〜1000Å）２９を形成する。多結晶
SiをCVD（Chemical Vapor Deposition）法に
より形成（2000〜4000Å）し、リン拡散（20〜
50Ω／□）を行なつた後、ホトレジスト工程に
よりゲート電極用多結晶Si層３０を形成する。
化膜（500〜1000Å）２９を形成する。多結晶
SiをCVD（Chemical Vapor Deposition）法に
より形成（2000〜4000Å）し、リン拡散（20〜
50Ω／□）を行なつた後、ホトレジスト工程に
よりゲート電極用多結晶Si層３０を形成する。
(d)；ホトレジスト及びｐ形ウエル内の素子分離用
酸化膜をマスクとする自己整合により、リン
（ヒ素）の打込みを行ないn+層（1019〜1021cm
-3）１８及び１９を形成する。その後同様にｎ
形Si基板１５上のp+層（1019〜1021cm-3）１６
をボロン打込みにより形成する。
酸化膜をマスクとする自己整合により、リン
（ヒ素）の打込みを行ないn+層（1019〜1021cm
-3）１８及び１９を形成する。その後同様にｎ
形Si基板１５上のp+層（1019〜1021cm-3）１６
をボロン打込みにより形成する。
(e)；PSG（Phospho―Silicata―Glass）３１を
CVD法により形成したのち、ホトレジスト工
程により電極取り出し用のコンタクト孔を形成
する。次いでAl蒸着を行ない、ホトレジスト
をマスクとしてAl電極３２を形成する。
CVD法により形成したのち、ホトレジスト工
程により電極取り出し用のコンタクト孔を形成
する。次いでAl蒸着を行ない、ホトレジスト
をマスクとしてAl電極３２を形成する。
以上の工程によつて画素部が仕上る。なお、高
濃度層１８，１９，１６を打込みにより形成した
が、Si3N4膜をマスクとして拡散により形成する
事も可能である。
濃度層１８，１９，１６を打込みにより形成した
が、Si3N4膜をマスクとして拡散により形成する
事も可能である。
なお、以上の説明では便宜上各構成要素の導電
型や各部印加電圧の極性を規定して説明したが、
これに限定されるものではなく、導電型や印加電
圧の極性を反対にした場合にも、本発明が適用さ
れることは勿論である。
型や各部印加電圧の極性を規定して説明したが、
これに限定されるものではなく、導電型や印加電
圧の極性を反対にした場合にも、本発明が適用さ
れることは勿論である。
以上説明したように本発明による固体撮像装置
は、第１導電型の第１半導体基体と、該第１半導
体基体中に設けられたホトダイオード形成用の第
２導電型の第１不純物領域と、第２導電型の第２
半導体基体と、該第２半導体基体中に設けられた
MOSトランジスタのソースおよびドレイン形成
用の第２および第３の不純物領域と、上記MOS
トランジスタのゲートを順次走査し、上記ホトダ
イオードに蓄積された電荷を外部に読み出す走査
素子とを備えた固体撮像装置において、上記第１
および第２の不純物領域は電気的に接続され、か
つ、上記第１および第２の半導体基体のうち、一
方はその他方内に設けられていることによりホト
ダイオードに蓄積する電荷（例えば正孔）と、垂
直スイツチMOSトランジスタを含む画素内の周
辺回路の扱う電荷（例えば電子）が逆の極性をも
つように画素（回路）を構成したために、寄生ラ
テラルバイポーラトランジスタは動作しなくな
り、ブルーミングを抑圧した固体撮像装置を得る
とができる。
は、第１導電型の第１半導体基体と、該第１半導
体基体中に設けられたホトダイオード形成用の第
２導電型の第１不純物領域と、第２導電型の第２
半導体基体と、該第２半導体基体中に設けられた
MOSトランジスタのソースおよびドレイン形成
用の第２および第３の不純物領域と、上記MOS
トランジスタのゲートを順次走査し、上記ホトダ
イオードに蓄積された電荷を外部に読み出す走査
素子とを備えた固体撮像装置において、上記第１
および第２の不純物領域は電気的に接続され、か
つ、上記第１および第２の半導体基体のうち、一
方はその他方内に設けられていることによりホト
ダイオードに蓄積する電荷（例えば正孔）と、垂
直スイツチMOSトランジスタを含む画素内の周
辺回路の扱う電荷（例えば電子）が逆の極性をも
つように画素（回路）を構成したために、寄生ラ
テラルバイポーラトランジスタは動作しなくな
り、ブルーミングを抑圧した固体撮像装置を得る
とができる。
第１図は従来の固体撮像装置の回路図、第２図
は従来の画素部分の断面構造図、第３図及び第５
図は本発明の装置の回路図、第４図及び第６図は
それぞれ第３図及び第５図に示した装置に使用す
る画素の断面構造図、第７図は第４図に示した画
素部分の製造工程説明図である。 １…画素、２…ホトダイオード、３…垂直スイ
ツチMOSトランジスタ、４…垂直走査シフトレ
ジスタ、５…水平走査シフトレジスタ、６…水平
スイツチMOSトランジスタ、７…ビデオ電圧源、
８…垂直ゲート線、９…垂直信号線、１０…水平
信号線、１５，２２…第１電導型の第１の半導体
基体、１６，２３…第２導電型の不純物領域、１
７，２１…第２導電型の第２半導体基体、１８，
１９…第１導電型の不純物領域、２０…基板電圧
源（Vsub）、２４…ウエルバイアス電圧源
（Vw）。
は従来の画素部分の断面構造図、第３図及び第５
図は本発明の装置の回路図、第４図及び第６図は
それぞれ第３図及び第５図に示した装置に使用す
る画素の断面構造図、第７図は第４図に示した画
素部分の製造工程説明図である。 １…画素、２…ホトダイオード、３…垂直スイ
ツチMOSトランジスタ、４…垂直走査シフトレ
ジスタ、５…水平走査シフトレジスタ、６…水平
スイツチMOSトランジスタ、７…ビデオ電圧源、
８…垂直ゲート線、９…垂直信号線、１０…水平
信号線、１５，２２…第１電導型の第１の半導体
基体、１６，２３…第２導電型の不純物領域、１
７，２１…第２導電型の第２半導体基体、１８，
１９…第１導電型の不純物領域、２０…基板電圧
源（Vsub）、２４…ウエルバイアス電圧源
（Vw）。
Claims (1)
- １ 第１導電型の第１半導体基体と、該第１半導
体基体中に設けられたホトダイオード形成用の第
２導電型の第１不純物領域と、第２導電型の第２
半導体基体と、該第２半導体基体中に設けられた
MOSトランジスタのソースおよびドレイン形成
用の第２および第３の不純物領域と、上記MOS
トランジスタのゲートを順次走査し、上記ホトダ
イオードに蓄積された電荷を外部に読み出す走査
素子とを備えた固体撮像装置において、上記第１
および第２の不純物領域は電気的に接続され、か
つ、上記第１および第２の半導体基体のうち、一
方はその他方内に設けられていることを特徴とす
る固体撮像装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59129162A JPS6051082A (ja) | 1984-06-25 | 1984-06-25 | 固体撮像装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59129162A JPS6051082A (ja) | 1984-06-25 | 1984-06-25 | 固体撮像装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6051082A JPS6051082A (ja) | 1985-03-22 |
| JPS64869B2 true JPS64869B2 (ja) | 1989-01-09 |
Family
ID=15002674
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59129162A Granted JPS6051082A (ja) | 1984-06-25 | 1984-06-25 | 固体撮像装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6051082A (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5521472B2 (ja) * | 1971-08-11 | 1980-06-10 |
-
1984
- 1984-06-25 JP JP59129162A patent/JPS6051082A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6051082A (ja) | 1985-03-22 |
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