JP3144828B2 - 固体撮像素子の製造方法 - Google Patents
固体撮像素子の製造方法Info
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- JP3144828B2 JP3144828B2 JP15437091A JP15437091A JP3144828B2 JP 3144828 B2 JP3144828 B2 JP 3144828B2 JP 15437091 A JP15437091 A JP 15437091A JP 15437091 A JP15437091 A JP 15437091A JP 3144828 B2 JP3144828 B2 JP 3144828B2
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Description
【０００１】
【産業上の利用分野】本発明はＣＣＤ型撮像素子の出力
回路あるいは増幅器内蔵型撮像素子の増幅器に関し、特
に１／ｆ雑音を低減して低雑音化を図る方法に関する。
回路あるいは増幅器内蔵型撮像素子の増幅器に関し、特
に１／ｆ雑音を低減して低雑音化を図る方法に関する。
【０００２】
【従来の技術】従来、家庭用ビデオカメラ等に用いられ
る固体撮像素子には、ＣＣＤ型固体撮像素子が広く用い
られている。この種のＣＣＤ型固体撮像素子について
は、例えば、テレビジョン学会技術報告，１３巻，１１
号，ｐｐ．６１−６６(１９８９.２）において論じられ
ている。
る固体撮像素子には、ＣＣＤ型固体撮像素子が広く用い
られている。この種のＣＣＤ型固体撮像素子について
は、例えば、テレビジョン学会技術報告，１３巻，１１
号，ｐｐ．６１−６６(１９８９.２）において論じられ
ている。
【０００３】上記文献に記載されているＣＣＤ型固体撮
像素子は図９に示すインターライン型と呼ばれる素子構
成をもち、その出力回路は図１０に示す２段のソースフ
ォロワー回路よりなり、出力回路を構成するトランジス
タは図１１に示す断面構造を持つ。図９において、８１
は光電変換を行うホトダイオード、８２，８３はホトダ
イオードで光電変換された信号電荷を転送するための垂
直ＣＣＤ及び水平CCD、８４は信号電荷を検知出力する
ための出力回路である。ホトダイオード８１で光電変換
された信号電荷は、一括して垂直ＣＣＤ８２に送られ、
ついで一行ずつ水平ＣＣＤ８３に転送され、その後水平
ＣＣＤ８３内を順次転送され、出力回路８４で電圧に変
換され、素子外部に出力される。
像素子は図９に示すインターライン型と呼ばれる素子構
成をもち、その出力回路は図１０に示す２段のソースフ
ォロワー回路よりなり、出力回路を構成するトランジス
タは図１１に示す断面構造を持つ。図９において、８１
は光電変換を行うホトダイオード、８２，８３はホトダ
イオードで光電変換された信号電荷を転送するための垂
直ＣＣＤ及び水平CCD、８４は信号電荷を検知出力する
ための出力回路である。ホトダイオード８１で光電変換
された信号電荷は、一括して垂直ＣＣＤ８２に送られ、
ついで一行ずつ水平ＣＣＤ８３に転送され、その後水平
ＣＣＤ８３内を順次転送され、出力回路８４で電圧に変
換され、素子外部に出力される。
【０００４】図１０において、９２，９３はそれぞれ初
段ソースフォロワーを構成するドライバトランジスタ，
負荷トランジスタ、９４，９５はそれぞれ次段ソースフ
ォロワーを構成するドライバトランジスタ，負荷トラン
ジスタ、９１は水平ＣＣＤ96から信号電荷の送られてく
る浮遊拡散層を水平ＣＣＤの転送周期ごとにリセットす
るためのリセットトランジスタである。また、ＲＤ，Ｒ
Ｇはそれぞれ、浮遊拡散層のリセット電圧，リセットパ
ルス端子、ＶＧは負荷トランジスタのゲート電圧端子、
ＯＤは出力回路の電源電圧端子である。信号電荷は水平
ＣＣＤ９６より浮遊拡散層に転送され、この結果生じる
電位変化がトランジスタ９２，９３からなる初段ソース
フォロワーにより検出され、トランジスタ９４，９５か
らなる次段ソースフォロワーにより素子外部に出力され
る。ついで、リセットパルスがリセットトランジスタ９
１のゲートに入力され、浮遊拡散層はリセット電圧にリ
セットされる。以上の動作が繰り返され、信号が順次出
力される。なお、トランジスタ９１，９３から９５はデ
ィプレッション型トランジスタで、トランジスタ９２は
エンハンスメント型で構成される。図１１は、図１０の
初段ソースフォロワードライバトランジスタ９２のＡ−
Ａ′の断面構造図を示す図で、ｎ型基板１上に形成され
たｐウェル２内の２重ウェル３内にポリシリコンゲート
５が形成され、これと自己整合的にドレインソースとな
るｎ＋拡散層４と第１層アルミ９が形成されている。
段ソースフォロワーを構成するドライバトランジスタ，
負荷トランジスタ、９４，９５はそれぞれ次段ソースフ
ォロワーを構成するドライバトランジスタ，負荷トラン
ジスタ、９１は水平ＣＣＤ96から信号電荷の送られてく
る浮遊拡散層を水平ＣＣＤの転送周期ごとにリセットす
るためのリセットトランジスタである。また、ＲＤ，Ｒ
Ｇはそれぞれ、浮遊拡散層のリセット電圧，リセットパ
ルス端子、ＶＧは負荷トランジスタのゲート電圧端子、
ＯＤは出力回路の電源電圧端子である。信号電荷は水平
ＣＣＤ９６より浮遊拡散層に転送され、この結果生じる
電位変化がトランジスタ９２，９３からなる初段ソース
フォロワーにより検出され、トランジスタ９４，９５か
らなる次段ソースフォロワーにより素子外部に出力され
る。ついで、リセットパルスがリセットトランジスタ９
１のゲートに入力され、浮遊拡散層はリセット電圧にリ
セットされる。以上の動作が繰り返され、信号が順次出
力される。なお、トランジスタ９１，９３から９５はデ
ィプレッション型トランジスタで、トランジスタ９２は
エンハンスメント型で構成される。図１１は、図１０の
初段ソースフォロワードライバトランジスタ９２のＡ−
Ａ′の断面構造図を示す図で、ｎ型基板１上に形成され
たｐウェル２内の２重ウェル３内にポリシリコンゲート
５が形成され、これと自己整合的にドレインソースとな
るｎ＋拡散層４と第１層アルミ９が形成されている。
【０００５】
【発明が解決しようとする課題】上記従来例の雑音は、
主として出力回路８４で発生する。出力回路の雑音は、
リセットトランジスタ９１の熱雑音により生じるリセッ
ト雑音，出力回路を構成するトランジスタの１／ｆ雑
音，熱雑音からなる。筆者等の知見によればこの３成分
のうちリセット雑音は相関二重サンプリング法により、
また、熱雑音はトランジスタの短チャネル化により、低
減出来る。この結果、１／ｆ雑音が雑音の主原因とな
り、信号対雑音比の上限が生じていた。
主として出力回路８４で発生する。出力回路の雑音は、
リセットトランジスタ９１の熱雑音により生じるリセッ
ト雑音，出力回路を構成するトランジスタの１／ｆ雑
音，熱雑音からなる。筆者等の知見によればこの３成分
のうちリセット雑音は相関二重サンプリング法により、
また、熱雑音はトランジスタの短チャネル化により、低
減出来る。この結果、１／ｆ雑音が雑音の主原因とな
り、信号対雑音比の上限が生じていた。
【０００６】なお、この課題は、ＣＣＤ型固体撮像素子
のみならず、ライン増幅ＭＯＳ型撮像素子や画素増幅型
撮像素子などの光信号電荷を検知増幅する増幅器を内蔵
する固体撮像素子全般にわたる問題である。
のみならず、ライン増幅ＭＯＳ型撮像素子や画素増幅型
撮像素子などの光信号電荷を検知増幅する増幅器を内蔵
する固体撮像素子全般にわたる問題である。
【０００７】
【０００８】本発明の目的は、ＣＣＤ型固体撮像素子，
ライン増幅ＭＯＳ型撮像素子や画素増幅型撮像素子の増
幅型固体撮像素子の１／ｆ雑音を低減し、信号対雑音比
を向上することにある。
ライン増幅ＭＯＳ型撮像素子や画素増幅型撮像素子の増
幅型固体撮像素子の１／ｆ雑音を低減し、信号対雑音比
を向上することにある。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に、ＣＣＤ型固体撮像素子，ライン増幅ＭＯＳ型撮像素
子や画素増幅型撮像素子の増幅型固体撮像素子の光信号
を検知増幅する増幅器の形成領域にフッ素のイオン打ち
込みをした。さらに、具体的には、増幅器を構成するＭ
ＯＳトランジスタのゲート形成後に、ＭＯＳトランジス
タのソースドレインにフッ素のイオン打ち込みを行っ
た。あるいは、増幅器を構成する接合型電界効果トラン
ジスタのソースドレインにフッ素のイオン打ち込みを行
った。
に、ＣＣＤ型固体撮像素子，ライン増幅ＭＯＳ型撮像素
子や画素増幅型撮像素子の増幅型固体撮像素子の光信号
を検知増幅する増幅器の形成領域にフッ素のイオン打ち
込みをした。さらに、具体的には、増幅器を構成するＭ
ＯＳトランジスタのゲート形成後に、ＭＯＳトランジス
タのソースドレインにフッ素のイオン打ち込みを行っ
た。あるいは、増幅器を構成する接合型電界効果トラン
ジスタのソースドレインにフッ素のイオン打ち込みを行
った。
【００１０】
【作用】ＣＣＤ型固体撮像素子，ライン増幅ＭＯＳ型撮
像素子や画素増幅型撮像素子の増幅型固体撮像素子の光
信号を検知増幅する増幅器の形成領域に打ち込まれたフ
ッ素により、１／ｆ雑音の原因となるＳｉＯ2−Ｓｉ 界
面の界面準位が不活性化し、１／ｆ雑音が低減する。ま
た、ＣＣＤ型固体撮像素子，増幅型固体撮像素子では、
フッ素の打ち込みを増幅器の形成領域に限定し、光電変
換素子に打ち込みを行わないようにすることにより、フ
ッ素のイオン打ち込みに伴う光電変換素子の損傷を生じ
ることなく、増幅器の１／ｆ雑音低減が出来る。さら
に、ＭＯＳトランジスタのゲート形成後にソースドレイ
ンにフッ素打ち込みを行うとフッ素のイオン打ち込みに
伴うゲート酸化膜の損傷を生じることなくフッ素が半導
体基板内に導入され、その後の熱工程でフッ素が拡散し
ゲート下のＳiＯ2−Ｓｉ界面の界面準位が不活性化し、
１／ｆ雑音が低減する。
像素子や画素増幅型撮像素子の増幅型固体撮像素子の光
信号を検知増幅する増幅器の形成領域に打ち込まれたフ
ッ素により、１／ｆ雑音の原因となるＳｉＯ2−Ｓｉ 界
面の界面準位が不活性化し、１／ｆ雑音が低減する。ま
た、ＣＣＤ型固体撮像素子，増幅型固体撮像素子では、
フッ素の打ち込みを増幅器の形成領域に限定し、光電変
換素子に打ち込みを行わないようにすることにより、フ
ッ素のイオン打ち込みに伴う光電変換素子の損傷を生じ
ることなく、増幅器の１／ｆ雑音低減が出来る。さら
に、ＭＯＳトランジスタのゲート形成後にソースドレイ
ンにフッ素打ち込みを行うとフッ素のイオン打ち込みに
伴うゲート酸化膜の損傷を生じることなくフッ素が半導
体基板内に導入され、その後の熱工程でフッ素が拡散し
ゲート下のＳiＯ2−Ｓｉ界面の界面準位が不活性化し、
１／ｆ雑音が低減する。
【００１１】
【実施例】第１の実施例 本発明をＣＣＤ型固体撮像素子に適用した第１の実施例
を図１と図２により説明する。図１は第１の実施例の製
造工程を示す断面図であり、図１０のＡ−Ａ′部と図９
のＢ−Ｂ′部に対応する。図２は図１の製造工程により
作られたＭＯＳトランジスタを用いた初段ソースフォロ
ワーの雑音スペクトラムを示すグラフである。
を図１と図２により説明する。図１は第１の実施例の製
造工程を示す断面図であり、図１０のＡ−Ａ′部と図９
のＢ−Ｂ′部に対応する。図２は図１の製造工程により
作られたＭＯＳトランジスタを用いた初段ソースフォロ
ワーの雑音スペクトラムを示すグラフである。
【００１２】本実施例では、全体構成並びに出力回路構
成は、それぞれ、図９並びに図１０と同様である。ま
た、断面構造も、ソースドレイン拡散層４にフッ素が打
ち込まれていることを除いて、図１１と同様である。さ
らに、動作も従来と同様に行われる。以下、図１によ
り、本実施例の製造工程を説明する。図１において、１
から５と９は図１１と同様であり、６はホトダイオード
ｎ層、７はＣＣＤｎ層、８はホトレジスト膜、１０は遮
光用第２層アルミである。ｎ型基板１上にＰウェル２，
２重ウェル３，ＣＣＤｎ層７，ポリシリコンゲート５，
ホトダイオードｎ層６が順次形成される。ついで、ホト
レジスト膜８が出力回路を構成するＭＯＳトランジスタ
のドレインソースの形成領域を除く全領域に形成され、
ｎ十拡散層４を形成するための不純物が打ち込まれた
後、同ーのホトレジスト膜８をマスクとして、フッ素が
イオン打ち込みされる（図１（ａ），（ｃ））。この
後、ホトダイオード表面のＰ十層、配線用の第１層アル
ミ９，遮光用第２層アルミ１０が順次形成される（図１
（ｂ），（ｄ））。
成は、それぞれ、図９並びに図１０と同様である。ま
た、断面構造も、ソースドレイン拡散層４にフッ素が打
ち込まれていることを除いて、図１１と同様である。さ
らに、動作も従来と同様に行われる。以下、図１によ
り、本実施例の製造工程を説明する。図１において、１
から５と９は図１１と同様であり、６はホトダイオード
ｎ層、７はＣＣＤｎ層、８はホトレジスト膜、１０は遮
光用第２層アルミである。ｎ型基板１上にＰウェル２，
２重ウェル３，ＣＣＤｎ層７，ポリシリコンゲート５，
ホトダイオードｎ層６が順次形成される。ついで、ホト
レジスト膜８が出力回路を構成するＭＯＳトランジスタ
のドレインソースの形成領域を除く全領域に形成され、
ｎ十拡散層４を形成するための不純物が打ち込まれた
後、同ーのホトレジスト膜８をマスクとして、フッ素が
イオン打ち込みされる（図１（ａ），（ｃ））。この
後、ホトダイオード表面のＰ十層、配線用の第１層アル
ミ９，遮光用第２層アルミ１０が順次形成される（図１
（ｂ），（ｄ））。
【００１３】図２に以上のフッ素打ち込みによるＭＯＳ
トランジスタを用いた初段ソースフォロワーの１／ｆ雑
音の低減効果を測定した１例を示す。１Ｅ１６／cm2 の
フッ素の打ち込みにより１／ｆ雑音は約１／３に低減す
る。
トランジスタを用いた初段ソースフォロワーの１／ｆ雑
音の低減効果を測定した１例を示す。１Ｅ１６／cm2 の
フッ素の打ち込みにより１／ｆ雑音は約１／３に低減す
る。
【００１４】本実施例によれば、ＣＣＤ型撮像素子の出
力回路を構成するＭＯＳトランジスタのソースドレイン
にフッ素打ち込みを行うことにより、１／ｆ雑音を低減
し高い信号対雑音比をもつＣＣＤ型固体撮像素子を実現
できる。さらに、出力回路部にしかない高濃度のｎ＋層
の形成と同時にフッ素を打ち込むことにより、ホトダイ
オードに損傷を与えることなく、出力回路の１／ｆ雑音
低減が出来る。また、ゲート形成後にソースドレインに
フッ素打ち込みを行うことにより、ゲート酸化膜の損傷
を生じることなく１／ｆ雑音を低減出来る。
力回路を構成するＭＯＳトランジスタのソースドレイン
にフッ素打ち込みを行うことにより、１／ｆ雑音を低減
し高い信号対雑音比をもつＣＣＤ型固体撮像素子を実現
できる。さらに、出力回路部にしかない高濃度のｎ＋層
の形成と同時にフッ素を打ち込むことにより、ホトダイ
オードに損傷を与えることなく、出力回路の１／ｆ雑音
低減が出来る。また、ゲート形成後にソースドレインに
フッ素打ち込みを行うことにより、ゲート酸化膜の損傷
を生じることなく１／ｆ雑音を低減出来る。
【００１５】第２の実施例 第１の実施例は出力回路を構成するドレインソースが高
濃度の単ー拡散層で構成されるが、ＭＯＳトランジスタ
を高耐圧化し短チャネルトランジスタの使用を可能とす
るための種々の変形がある。本発明は、ドレインソース
拡散層の構成によらず適用が可能である。図３は、この
ような１例として、特願平２−４１０７８号の図１３に
記載されたオフセットドレイン構造に本発明を適用した
場合の製造工程を示す図１０のＡ−Ａ’部の断面図であ
る。図中、１から５は図１と同様であり、３２はポリシ
リコンゲート５から一定の距離をおいて形成されたオフ
セットドレイン拡散層、３１は拡散層３２とポリシリコ
ンゲート５の間に設けられた拡散層と同一極性でより低
濃度の不純物層、３３，３４はホトレジスト膜である。
以下、本実施例の製造工程を説明する。ポリシリコンゲ
ート５が形成されたのち、ホトレジスト膜３３とポリシ
リコンゲート５をマスクとして、リンがイオン注入さ
れ、低濃度不純物層３１が形成され、この後、同ーのホ
トレジスト膜をマスクとして、フッ素がイオン打ち込み
される（図３（ａ））。ついで、ポリシリコンゲート５
とＸだけの距離をおいて形成されたホトレジスト膜３４
をマスクとしてＡｓがイオン注入され、オフセットドレ
イン拡散層３２が形成される（図３（ｂ））。
濃度の単ー拡散層で構成されるが、ＭＯＳトランジスタ
を高耐圧化し短チャネルトランジスタの使用を可能とす
るための種々の変形がある。本発明は、ドレインソース
拡散層の構成によらず適用が可能である。図３は、この
ような１例として、特願平２−４１０７８号の図１３に
記載されたオフセットドレイン構造に本発明を適用した
場合の製造工程を示す図１０のＡ−Ａ’部の断面図であ
る。図中、１から５は図１と同様であり、３２はポリシ
リコンゲート５から一定の距離をおいて形成されたオフ
セットドレイン拡散層、３１は拡散層３２とポリシリコ
ンゲート５の間に設けられた拡散層と同一極性でより低
濃度の不純物層、３３，３４はホトレジスト膜である。
以下、本実施例の製造工程を説明する。ポリシリコンゲ
ート５が形成されたのち、ホトレジスト膜３３とポリシ
リコンゲート５をマスクとして、リンがイオン注入さ
れ、低濃度不純物層３１が形成され、この後、同ーのホ
トレジスト膜をマスクとして、フッ素がイオン打ち込み
される（図３（ａ））。ついで、ポリシリコンゲート５
とＸだけの距離をおいて形成されたホトレジスト膜３４
をマスクとしてＡｓがイオン注入され、オフセットドレ
イン拡散層３２が形成される（図３（ｂ））。
【００１６】本実施例によれば、ＭＯＳトランジスタを
高耐圧化し短チャネルトランジスタ化の使用を可能とす
ることで熱雑音を低減し、且つ、第１の実施例と同様の
１／ｆ雑音低減が実現でき、ＣＣＤ型固体撮像素子の出
力回路の低雑音化が出来る。なお、上記した第１と第２
の実施例では、ＭＯＳトランジスタのソースドレインを
形成するための不純物打ち込みのためのホトレジスト膜
をマスクとしてフッ素を打ち込んだが、フッ素の打ち込
みを出力回路の形成領域に限定するためのパターン形成
を行っても良い。
高耐圧化し短チャネルトランジスタ化の使用を可能とす
ることで熱雑音を低減し、且つ、第１の実施例と同様の
１／ｆ雑音低減が実現でき、ＣＣＤ型固体撮像素子の出
力回路の低雑音化が出来る。なお、上記した第１と第２
の実施例では、ＭＯＳトランジスタのソースドレインを
形成するための不純物打ち込みのためのホトレジスト膜
をマスクとしてフッ素を打ち込んだが、フッ素の打ち込
みを出力回路の形成領域に限定するためのパターン形成
を行っても良い。
【００１７】さらに、上記した第１と第２の実施例で
は、出力回路を構成するＭＯＳトランジスタがｎチャン
ネルトランジスタの場合を述べたが、ｐチヤネルの場合
も同様である。
は、出力回路を構成するＭＯＳトランジスタがｎチャン
ネルトランジスタの場合を述べたが、ｐチヤネルの場合
も同様である。
【００１８】また、上記した第１と第２の実施例では、
初段ソースフォロワードライバトランジスタ９２がエン
ハンスメント型で、初段ソースフォロワー負荷トランジ
スタ９３，次段ソースフォロワードライバトランジスタ
９４，次段ソースフォロワー負荷トランジスタ９５がデ
ィプレッション型の場合を述べたが、本発明は、このよ
うなトランジスタのタイプの組み合わせによらず同様に
適用できる。
初段ソースフォロワードライバトランジスタ９２がエン
ハンスメント型で、初段ソースフォロワー負荷トランジ
スタ９３，次段ソースフォロワードライバトランジスタ
９４，次段ソースフォロワー負荷トランジスタ９５がデ
ィプレッション型の場合を述べたが、本発明は、このよ
うなトランジスタのタイプの組み合わせによらず同様に
適用できる。
【００１９】また、上記した第１と第２の実施例では、
ｎ型基板１のｐウェル２及びｐ＋２重ウェル３にＭＯＳ
トランジスタが形成された場合を述べたが、本発明は、
基板構造によらずに実施できるのはいうまでもない。
ｎ型基板１のｐウェル２及びｐ＋２重ウェル３にＭＯＳ
トランジスタが形成された場合を述べたが、本発明は、
基板構造によらずに実施できるのはいうまでもない。
【００２０】なお、上記した第１と第２の実施例では、
ソースフォロワーの場合を述べたが、インバータ等他の
回路構成でも、本発明は、同様な効果がある。
ソースフォロワーの場合を述べたが、インバータ等他の
回路構成でも、本発明は、同様な効果がある。
【００２１】
【００２２】
【００２３】第３の実施例 １／ｆ雑音の低減は、ＣＣＤ型撮像素子のみならず光信
号電荷を検知増幅する増幅器を内蔵する固体撮像素子全
般の雑音の低減に必要である。本実施例は、増幅器内蔵
型固体撮像素子の１種であるテレビジョン学会技術報
告，１４巻，１６号，ｐ.２５−３０（１９９０.２）に
記載されたライン増幅ＭＯＳ型撮像素子に発明を適用し
たものである。図４はライン増幅ＭＯＳ型撮像素子の全
体構成図、図５は第１の実施例の製造工程を示すｐチャ
ネルＭＯＳトランジスタ並びに図４のＡ−Ａ′部の断面
図、図６は図５の製造工程により作られたｎチャネルＭ
ＯＳトランジスタの雑音スペクトラムを示すグラフであ
る。図４において、４１は光電変換を行うホトダイオー
ド、４２は垂直走査回路４８により開閉する垂直スイッ
チ、４７は垂直信号線、４３は垂直信号線の電位変化を
検知増幅する行アンプ、４４は行アンプの出力からリセ
ット雑音を除去した後信号を１時保持するCDS回路、４
５は水平走査回路４６により開閉する水平スイッチであ
る。行アンプ４３並びにＣＤＳ回路４４はｎチャネルＭ
ＯＳトランジスタとｐチャネルＭＯＳトランジスタによ
り構成されている。ホトダイオード４１で光電変換され
た信号電荷は、垂直走査回路４８の選択信号により開い
た垂直スイッチ４２を介し垂直信号線４７に読みださ
れ、この時の信号電荷による垂直信号線の電位変化が行
アンプ４３により増幅され、ＣＤＳ回路４４でリセット
雑音を除去した後一時保持される。ついで、水平走査回
路の選択信号により水平スイッチ４５が順次開閉し素子
外部に信号が読みだされる。
号電荷を検知増幅する増幅器を内蔵する固体撮像素子全
般の雑音の低減に必要である。本実施例は、増幅器内蔵
型固体撮像素子の１種であるテレビジョン学会技術報
告，１４巻，１６号，ｐ.２５−３０（１９９０.２）に
記載されたライン増幅ＭＯＳ型撮像素子に発明を適用し
たものである。図４はライン増幅ＭＯＳ型撮像素子の全
体構成図、図５は第１の実施例の製造工程を示すｐチャ
ネルＭＯＳトランジスタ並びに図４のＡ−Ａ′部の断面
図、図６は図５の製造工程により作られたｎチャネルＭ
ＯＳトランジスタの雑音スペクトラムを示すグラフであ
る。図４において、４１は光電変換を行うホトダイオー
ド、４２は垂直走査回路４８により開閉する垂直スイッ
チ、４７は垂直信号線、４３は垂直信号線の電位変化を
検知増幅する行アンプ、４４は行アンプの出力からリセ
ット雑音を除去した後信号を１時保持するCDS回路、４
５は水平走査回路４６により開閉する水平スイッチであ
る。行アンプ４３並びにＣＤＳ回路４４はｎチャネルＭ
ＯＳトランジスタとｐチャネルＭＯＳトランジスタによ
り構成されている。ホトダイオード４１で光電変換され
た信号電荷は、垂直走査回路４８の選択信号により開い
た垂直スイッチ４２を介し垂直信号線４７に読みださ
れ、この時の信号電荷による垂直信号線の電位変化が行
アンプ４３により増幅され、ＣＤＳ回路４４でリセット
雑音を除去した後一時保持される。ついで、水平走査回
路の選択信号により水平スイッチ４５が順次開閉し素子
外部に信号が読みだされる。
【００２４】本素子を構成するｎチャネルＭＯＳトラン
ジスタとｐチャネルＭＯＳトランジスタは、図５に示す
製造工程により作成される。図５左図と右図は、それぞ
れ、ＰチャネルＭ０ Ｓトランジスタ並びに図４のＡ−
Ａ’部の製造工程を示している。図中、５１はｎ型基
板、５２はｎウェル、５３はｐウェル、５４はホトダイ
オードｎ層、５５はｎチャネルＭＯＳトランジスタのソ
ースドレイン拡散層、５６は素子分離のためのＬＯＣＯ
Ｓ酸化膜、５７はポリシリコンゲート、５８，５９はホ
トレジスト膜、６０はＰチャネルＭＯＳトランジスタの
ソースドレイン拡散層である。ｎ型基板５１上にｎウエ
ル５２，Ｐウエル５３，ＬＯＣＯＳ酸化膜５６，ホトダ
イオードｎ層５４，ポリシリコンゲート５７が順次形成
される。ついで、ホトレジスト膜５８がホトダイオード
ｎ層５４並びにｐＭＯＳトランジスタの形成領域である
ｎウエル５２上に形成され、ｎ十拡散層５５を形成する
ための不純物が打ち込まれた後、同ーのホトレジスト膜
５８をマスクとして、フッ素がイオン打ち込みされる
（図５（ａ），（ｃ））。この後、ホトレジスト膜５９
がホトダイオードｎ層５４並びにｎＭＯＳトランジスタ
の形成領域であるＰウエル５３上に形成され、Ｐ十拡散
層６０を形成するための不純物が打ち込まれた後、同一
のホトレジスト膜５ ９をマスクとして、フッ素がイオ
ン打ち込みされる（図５（ｂ），（ｄ））。なお、ｎチ
ャネルＭ０Ｓトランジスタのソースドレイン拡散層はｎ
十拡散層５５と同時に形成される。
ジスタとｐチャネルＭＯＳトランジスタは、図５に示す
製造工程により作成される。図５左図と右図は、それぞ
れ、ＰチャネルＭ０ Ｓトランジスタ並びに図４のＡ−
Ａ’部の製造工程を示している。図中、５１はｎ型基
板、５２はｎウェル、５３はｐウェル、５４はホトダイ
オードｎ層、５５はｎチャネルＭＯＳトランジスタのソ
ースドレイン拡散層、５６は素子分離のためのＬＯＣＯ
Ｓ酸化膜、５７はポリシリコンゲート、５８，５９はホ
トレジスト膜、６０はＰチャネルＭＯＳトランジスタの
ソースドレイン拡散層である。ｎ型基板５１上にｎウエ
ル５２，Ｐウエル５３，ＬＯＣＯＳ酸化膜５６，ホトダ
イオードｎ層５４，ポリシリコンゲート５７が順次形成
される。ついで、ホトレジスト膜５８がホトダイオード
ｎ層５４並びにｐＭＯＳトランジスタの形成領域である
ｎウエル５２上に形成され、ｎ十拡散層５５を形成する
ための不純物が打ち込まれた後、同ーのホトレジスト膜
５８をマスクとして、フッ素がイオン打ち込みされる
（図５（ａ），（ｃ））。この後、ホトレジスト膜５９
がホトダイオードｎ層５４並びにｎＭＯＳトランジスタ
の形成領域であるＰウエル５３上に形成され、Ｐ十拡散
層６０を形成するための不純物が打ち込まれた後、同一
のホトレジスト膜５ ９をマスクとして、フッ素がイオ
ン打ち込みされる（図５（ｂ），（ｄ））。なお、ｎチ
ャネルＭ０Ｓトランジスタのソースドレイン拡散層はｎ
十拡散層５５と同時に形成される。
【００２５】図６に以上のフッ素打ち込みによるｎチャ
ネルＭＯＳトランジスタの１／ｆ雑音の低減効果を測定
した１例を示す。フッ素イオンの打ち込み量は５Ｅ１４
／ｃｍ２から２Ｅ１６／ｃｍ２の範囲に選んだ。フッ素
の打ち込み量が増加すると１／ｆ雑音が低減する。しか
し、打ち込み量が１Ｅ１６／ｃｍ２を超えると打ち込み
に伴う損傷により、逆に、１／ｆ雑音は増加する傾向を
示した。本測定例では、１Ｅ１６／ｃｍ２のフッ素を打
ち込むことにより、約１／１０の１／ｆ雑音の低減が出
来る。
ネルＭＯＳトランジスタの１／ｆ雑音の低減効果を測定
した１例を示す。フッ素イオンの打ち込み量は５Ｅ１４
／ｃｍ２から２Ｅ１６／ｃｍ２の範囲に選んだ。フッ素
の打ち込み量が増加すると１／ｆ雑音が低減する。しか
し、打ち込み量が１Ｅ１６／ｃｍ２を超えると打ち込み
に伴う損傷により、逆に、１／ｆ雑音は増加する傾向を
示した。本測定例では、１Ｅ１６／ｃｍ２のフッ素を打
ち込むことにより、約１／１０の１／ｆ雑音の低減が出
来る。
【００２６】以上述べたように本実施例によれば、行ア
ンプ４３並びにＣＤＳ回路４４を構成するｎチャネルＭ
ＯＳトランジスタとｐチャネルＭＯＳトランジスタのソ
ースドレインにフッ素打ち込みを行うことにより、１／
ｆ雑音を低減し高い信号対雑音比をもつライン増幅型型
固体撮像素子を実現できる。さらに、ホトダイオードｎ
層にはフッ素が打ち込まれることがなく、ホトダイオー
ドに損傷を与えることはない。また、ゲート形成後にソ
ースドレインにフッ素打ち込みを行うことにより、ゲー
ト酸化膜の損傷を生じることなく１／ｆ雑音を低減出来
る。
ンプ４３並びにＣＤＳ回路４４を構成するｎチャネルＭ
ＯＳトランジスタとｐチャネルＭＯＳトランジスタのソ
ースドレインにフッ素打ち込みを行うことにより、１／
ｆ雑音を低減し高い信号対雑音比をもつライン増幅型型
固体撮像素子を実現できる。さらに、ホトダイオードｎ
層にはフッ素が打ち込まれることがなく、ホトダイオー
ドに損傷を与えることはない。また、ゲート形成後にソ
ースドレインにフッ素打ち込みを行うことにより、ゲー
ト酸化膜の損傷を生じることなく１／ｆ雑音を低減出来
る。
【００２７】第４の実施例 第３の実施例では、フッ素は垂直走査回路４８，水平走
査回路４６，垂直スイッチ４２，水平スイッチ４５にも
打ち込まれる。しかし、これらの箇所で発生する１／ｆ
雑音は、素子の性能にはなんらかかわらない。むしろ、
フッ素の打ち込みに伴う損傷が悪影響をおよぼす場合が
ある。図７はこの悪影響を避けるため、フッ素を信号電
荷を検知増幅伝達する行アンプ４３並びにＣＤＳ回路４
４に限定し打ち込んだ実施例を示す平面図である。図
中、４１から４８は、図５と同様で、６１がフッ素の打
ち込み領域を示す。以下製造工程を説明する。図５に示
したと同様に、ｎ＋拡散層５５とｐ＋拡散層６０が形成
された後に、領域６１を除く全領域にホトレジスト膜が
形成され、行アンプ４３並びにＣＤＳ回路４４にのみに
フッ素がイオン打ち込みされる。
査回路４６，垂直スイッチ４２，水平スイッチ４５にも
打ち込まれる。しかし、これらの箇所で発生する１／ｆ
雑音は、素子の性能にはなんらかかわらない。むしろ、
フッ素の打ち込みに伴う損傷が悪影響をおよぼす場合が
ある。図７はこの悪影響を避けるため、フッ素を信号電
荷を検知増幅伝達する行アンプ４３並びにＣＤＳ回路４
４に限定し打ち込んだ実施例を示す平面図である。図
中、４１から４８は、図５と同様で、６１がフッ素の打
ち込み領域を示す。以下製造工程を説明する。図５に示
したと同様に、ｎ＋拡散層５５とｐ＋拡散層６０が形成
された後に、領域６１を除く全領域にホトレジスト膜が
形成され、行アンプ４３並びにＣＤＳ回路４４にのみに
フッ素がイオン打ち込みされる。
【００２８】本実施例によれば、垂直走査回路４８，水
平走査回路４６，垂直スイッチ４２，水平スイッチ４５
に損傷を与えることなく、行アンプ４３並びにＣＤＳ回
路４４にフッ素を打ち込み、高い信号対雑音比をもつラ
イン増幅型型固体撮像素子を実現できる。
平走査回路４６，垂直スイッチ４２，水平スイッチ４５
に損傷を与えることなく、行アンプ４３並びにＣＤＳ回
路４４にフッ素を打ち込み、高い信号対雑音比をもつラ
イン増幅型型固体撮像素子を実現できる。
【００２９】さらに、上記した第３と第４の実施例で
は、行アンプ４３並びにＣＤＳ回路４４を構成するＭＯ
Ｓトランジスタがｎチャンネルトランジスタとｐチャン
ネルトランジスタの両極性の場合を述べたが、ｎチャン
ネルトランジスタだけ、もしくは、ｐチヤネルトランジ
スタだけの場合も同様である。
は、行アンプ４３並びにＣＤＳ回路４４を構成するＭＯ
Ｓトランジスタがｎチャンネルトランジスタとｐチャン
ネルトランジスタの両極性の場合を述べたが、ｎチャン
ネルトランジスタだけ、もしくは、ｐチヤネルトランジ
スタだけの場合も同様である。
【００３０】また、本発明は、基板構造、あるいは行ア
ンプ４３並びにＣＤＳ回路４４の具体的回路構成によら
ずに実施できるのはいうまでもない。
ンプ４３並びにＣＤＳ回路４４の具体的回路構成によら
ずに実施できるのはいうまでもない。
【００３１】第５の実施例 本実施例は、増幅器内蔵型固体撮像素子の１種である各
光電変換素子ごとに増幅器を設けた画素増幅型素子に、
本発明を適用した一例である。本実施例の画素増幅型素
子はテレビジョン学会全国大会予稿集３−４，ｐｐ．５
１−５２(1986.７）に記載されＡＭＩである。図８に１
画素の回路構成を示す。図中、７１が増幅用ＭＯＳトラ
ンジスタ、７２が光電変換を行うホトダイオード、７３
が選択用スイッチ、７４がホトダイオード７２のリセッ
トを行うスイッチである。ホトダイオード７２で光電変
換された信号電荷は、スイッチ７３が導通すると、増幅
用ＭＯＳトランジスタ７１で増幅され出力される。その
後、スイッチ７４が導通すると、ホトダイオード７２の
信号電荷はリセットされる。フッ素は図中のＡ，Ｂ端子
に設けられるＭＯＳトランジスタのソースドレイン拡散
層に、実施例４と同様にパターン形成を行うことにより
打ち込まれる。
光電変換素子ごとに増幅器を設けた画素増幅型素子に、
本発明を適用した一例である。本実施例の画素増幅型素
子はテレビジョン学会全国大会予稿集３−４，ｐｐ．５
１−５２(1986.７）に記載されＡＭＩである。図８に１
画素の回路構成を示す。図中、７１が増幅用ＭＯＳトラ
ンジスタ、７２が光電変換を行うホトダイオード、７３
が選択用スイッチ、７４がホトダイオード７２のリセッ
トを行うスイッチである。ホトダイオード７２で光電変
換された信号電荷は、スイッチ７３が導通すると、増幅
用ＭＯＳトランジスタ７１で増幅され出力される。その
後、スイッチ７４が導通すると、ホトダイオード７２の
信号電荷はリセットされる。フッ素は図中のＡ，Ｂ端子
に設けられるＭＯＳトランジスタのソースドレイン拡散
層に、実施例４と同様にパターン形成を行うことにより
打ち込まれる。
【００３２】本実施例によれば、１／ｆ雑音を低減し高
い信号対雑音比をもつＭＯＳトランジスタを増幅用トラ
ンジスタとして持つ画素増幅型型固体撮像素子を実現で
きる。さらに、ホトダイオードｎ層にはフッ素が打ち込
まれることがなく、ホトダイオードに損傷を与えること
はない。また、ゲート形成後にソースドレインにフッ素
打ち込みを行うことにより、ゲート酸化膜の損傷を生じ
ることなく１／ｆ雑音を低減出来る。
い信号対雑音比をもつＭＯＳトランジスタを増幅用トラ
ンジスタとして持つ画素増幅型型固体撮像素子を実現で
きる。さらに、ホトダイオードｎ層にはフッ素が打ち込
まれることがなく、ホトダイオードに損傷を与えること
はない。また、ゲート形成後にソースドレインにフッ素
打ち込みを行うことにより、ゲート酸化膜の損傷を生じ
ることなく１／ｆ雑音を低減出来る。
【００３３】
【００３４】
【００３５】
【発明の効果】本発明によれば、ＣＣＤ型固体撮像素
子，ライン増幅ＭＯＳ型撮像素子，画素増幅撮像素子の
光信号を検知増幅する増幅器構成するＭＯＳトランジス
タあるいは接合型電界効果トランジスタの１／ｆ雑音電
力を光電変換素子の損傷を生じることなく、約１／１０
に低減でき、高い信号対雑音比を持つ固体撮像素子を実
現できる。
子，ライン増幅ＭＯＳ型撮像素子，画素増幅撮像素子の
光信号を検知増幅する増幅器構成するＭＯＳトランジス
タあるいは接合型電界効果トランジスタの１／ｆ雑音電
力を光電変換素子の損傷を生じることなく、約１／１０
に低減でき、高い信号対雑音比を持つ固体撮像素子を実
現できる。
【００３６】
【図１】発明のＣＣＤ型撮像素子における一実施例の製
造工程を示す図１０Ａ−Ａ′と図９Ｂ−Ｂ′に対応する
部分の断面図である。
造工程を示す図１０Ａ−Ａ′と図９Ｂ−Ｂ′に対応する
部分の断面図である。
【図２】本発明の効果を示す初段ソースフォロワー雑音
スペクトラムである。
スペクトラムである。
【図３】本発明のＣＣＤ型撮像素子における他の実施例
の製造工程を示す図１０Ａ−Ａ′に対応する部分の断面
図である。
の製造工程を示す図１０Ａ−Ａ′に対応する部分の断面
図である。
【図４】ライン増幅ＭＯＳ型撮像素子の全体構成図であ
る。
る。
【図５】本発明のライン増幅ＭＯＳ型撮像素子における
一実施例の製造工程を示すｐチャネルＭＯＳトランジス
タと図４Ａ−Ａ′の断面図である。
一実施例の製造工程を示すｐチャネルＭＯＳトランジス
タと図４Ａ−Ａ′の断面図である。
【図６】本発明の効果を示すｎチャネルＭＯＳトランジ
スタの雑音スペクトラムである。
スタの雑音スペクトラムである。
【図７】本発明のライン増幅ＭＯＳ型撮像素子における
他の実施例を示す平面図である。
他の実施例を示す平面図である。
【図８】本発明の画素増幅型撮像素子における一実施例
を示す回路構成図である。
を示す回路構成図である。
【図９】従来のＣＣＤ型撮像素子の素子構成図である。
【図１０】図９のＣＣＤ型撮像素子の出力回路の回路構
成図である。
成図である。
【図１１】図１０のＡ−Ａ′部の断面構造図である。
１，５１…ｎ型基板、２，５３…ｐウェル、３…２重ウ
ェル、４，５５…ｎ＋拡散層、５，５７…ポリシリコン
ゲート、６，５４…ホトダイオードｎ層、７…ＣＣＤｎ
層、８，３３，３４，５８，５９…ホトレジスト膜、９
…第１層アルミ、１０…遮光用第２層アルミ、３１…低
濃度の不純物層、３２…オフセットドレイン拡散層、４
１，７２，８１…ホトダイオード、４２…垂直スイッ
チ、４３…行アンプ、４４…ＣＤＳ回路、４５…水平ス
イッチ、４６…水平走査回路、４７…垂直信号線、５１
…ｎ型基板、５２…ｎウェル、５６…ＬＯＣＯＳ酸化
膜、６０…ｐ＋拡散層、６１，Ａ，Ｂ…フッ素の打ち込
み領域、７１…増幅用ＭＯＳトランジスタ、７３…選択
用スイッチ、７４…リセットスイッチ、８２…垂直ＣＣ
Ｄ、８３…水平ＣＣＤ、８４…出力回路、９１…リセッ
トトランジスタ、９２…初段ソースフォロワードライバ
トランジスタ、９３…初段ソースフォロワー負荷トラン
ジスタ、９４…次段ソースフォロワードライバトランジ
スタ、９５…次段ソースフォロワー負荷トランジスタ。
ェル、４，５５…ｎ＋拡散層、５，５７…ポリシリコン
ゲート、６，５４…ホトダイオードｎ層、７…ＣＣＤｎ
層、８，３３，３４，５８，５９…ホトレジスト膜、９
…第１層アルミ、１０…遮光用第２層アルミ、３１…低
濃度の不純物層、３２…オフセットドレイン拡散層、４
１，７２，８１…ホトダイオード、４２…垂直スイッ
チ、４３…行アンプ、４４…ＣＤＳ回路、４５…水平ス
イッチ、４６…水平走査回路、４７…垂直信号線、５１
…ｎ型基板、５２…ｎウェル、５６…ＬＯＣＯＳ酸化
膜、６０…ｐ＋拡散層、６１，Ａ，Ｂ…フッ素の打ち込
み領域、７１…増幅用ＭＯＳトランジスタ、７３…選択
用スイッチ、７４…リセットスイッチ、８２…垂直ＣＣ
Ｄ、８３…水平ＣＣＤ、８４…出力回路、９１…リセッ
トトランジスタ、９２…初段ソースフォロワードライバ
トランジスタ、９３…初段ソースフォロワー負荷トラン
ジスタ、９４…次段ソースフォロワードライバトランジ
スタ、９５…次段ソースフォロワー負荷トランジスタ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 佐野 聡明 千葉県茂原市早野3681番地 日立デバイ スエンジニアリング株式会社内 (72)発明者 小野 秀行 東京都国分寺市東恋ケ窪１丁目280番地 株式会社 日立製作所 中央研究所内 (56)参考文献 特開 平１−243462（ＪＰ，Ａ) 特開 昭64−32640（ＪＰ，Ａ) 特開 平２−266565（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/336 H01L 21/339 H01L 27/14 H01L 27/146 H01L 27/148 H01L 29/762 H01L 29/78 H04N 5/335
Claims (2)
- 【請求項１】半導体基板上にホトダイオード群を形成す
る工程と、該ホトダイオードで光電変換されて発生した
信号電荷を増幅するＭＯＳトランジスタにより構成され
た増幅器を形成する工程と、上記ホトダイオード群上に
ホトレジスト膜を形成する工程と、上記ＭＯＳトランジ
スタのソースドレインに上記ホトレジスト膜をマスクと
してフッ素イオンを打ち込む工程を有することを特徴と
する固体撮像素子の製造方法。 - 【請求項２】 上記フッ素イオン打込み工程は５Ｅ１４／
ｃｍ 2 から２Ｅ１６／ｃｍ 2 の範囲にあるフッ素イオンを
打ち込むことを特徴とする固体撮像素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15437091A JP3144828B2 (ja) | 1991-06-26 | 1991-06-26 | 固体撮像素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15437091A JP3144828B2 (ja) | 1991-06-26 | 1991-06-26 | 固体撮像素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH053311A JPH053311A (ja) | 1993-01-08 |
| JP3144828B2 true JP3144828B2 (ja) | 2001-03-12 |
Family
ID=15582679
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15437091A Expired - Fee Related JP3144828B2 (ja) | 1991-06-26 | 1991-06-26 | 固体撮像素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3144828B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100989006B1 (ko) | 2003-03-13 | 2010-10-20 | 크로스텍 캐피탈, 엘엘씨 | 씨모스 이미지센서의 제조방법 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5466612A (en) * | 1992-03-11 | 1995-11-14 | Matsushita Electronics Corp. | Method of manufacturing a solid-state image pickup device |
| US5625210A (en) * | 1995-04-13 | 1997-04-29 | Eastman Kodak Company | Active pixel sensor integrated with a pinned photodiode |
| JP3553576B2 (ja) * | 1996-03-22 | 2004-08-11 | 株式会社ニコン | 固体撮像装置、ｍｏｓトランジスタ及び寄生容量抑制方法 |
| JP5855966B2 (ja) * | 2012-02-08 | 2016-02-09 | 旭化成エレクトロニクス株式会社 | 半導体装置の製造方法及び半導体装置 |
| JP2015088621A (ja) | 2013-10-30 | 2015-05-07 | 株式会社東芝 | 固体撮像装置および固体撮像装置の製造方法 |
| JP6234173B2 (ja) * | 2013-11-07 | 2017-11-22 | ルネサスエレクトロニクス株式会社 | 固体撮像素子の製造方法 |
| EP3572897B1 (en) | 2017-01-20 | 2025-01-29 | Kubota Corporation | Work vehicle |
-
1991
- 1991-06-26 JP JP15437091A patent/JP3144828B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100989006B1 (ko) | 2003-03-13 | 2010-10-20 | 크로스텍 캐피탈, 엘엘씨 | 씨모스 이미지센서의 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH053311A (ja) | 1993-01-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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