JPS648933B2

JPS648933B2 -

Info

Publication number: JPS648933B2
Application number: JP5268682A
Authority: JP
Inventors: Yoichi Yanaida
Original assignee: Nippon Seiki Co Ltd
Current assignee: Nippon Seiki Co Ltd
Priority date: 1982-03-31
Filing date: 1982-03-31
Publication date: 1989-02-15
Also published as: JPS58170223A

Description

【発明の詳細な説明】

〔産業上の利用分野〕本発明は、ちらつき防止回路による誤差を改善
したパルス計数方式に関するものである。〔従来技術〕最新計数値と表示値の差が所定値以下のときは
表示値を保持し、所定値を越えた時は、最新計数
値を表示値として更新表示し、かつ最新計数値が
所定値以下で、最小表示単位の変化が所定回数継
続したときは、最新計数値を表示値として更新表
示するパルス計数方式が知られている。第１図は
このパルス計数方式のブロツク図を示したもの
で、入力端子１から入力されたパルス信号はカウ
ンタ２で計数され、この計数終了時にカウンタ２
の計数値はレジスタ３に記憶され、またカウンタ
２及びレジスタ３の計数値はゲートタイム期間に
加算器４において加算され、この加算値はラツチ
回路５で更新保持され、デコーダドライバ６を介
して表示器７でデジタル表示される。また、加算
器４で加算された最新計数値とラツチ回路５の表
示値との差がデジタル比較器８で判定され、その
差が予め決めた所定値（この例では表示単位の
「１」）になつた場合、その値の正負に応じて比較
器８からカウンタ９，９′に信号が出力され、こ
の信号の連続回数が計数され、比較器１０に予め
設定された所定回数以上になつたとき、比較器１
０からロードパルスが出力され、オアゲート１１
を介してラツチ回路５の内容を最新計数値に更新
し、表示器７でその変化をデジタル表示する。な
お、この従来例では、ゲートタイムを２分割し、
所定値以内の変化が正負同方向に連続３回発生し
たときに、表示値を最新計数値に更新するものと
し、かつ最小表示単位（１Km／ｈ）の変動を吸収
するために、所定値を最小表示単位に相当する値
とする。〔発明が解決しようとする課題〕しかしながら、このように構成された従来のパ
ルス計数方式では、入力パルスが一定周波数で安
定して入力したときでも、その周波数が減少して
きたか、増加してきたかにより、表示する値が異
なるという欠点があつた。一般に、表示単位（１Km／ｈ）以下の入力周波
数の変化では、カウンタ２で計数され、加算器４
で加算されたゲート周期でのパルス数が周期的に
増減するのみであり、表示値としてそれら端数分
を切上げるか、切捨てるかで、１Km／ｈ単位の表
示がなされるものである。すなわち、１Km／ｈ、２Km／ｈ、…というよう
に１Km／ｈ単位の入力周波数では、ゲート周期で
のパルス数が１パルス単位で増減するだけである
が、１Km／ｈ単位以下の変化では、ゲート周期で
の一律なパルス数の変化はなく、多周期でのパル
ス数変化を呈する。たとえば、2.5Km／ｈでは、２ゲート周期に５
パルスのパルス数であり、１ゲート周期で2.5パ
ルス相当の入力周波数となり、2.5Km／ｈを若干
下まわる2.45Km／ｈでは、20ゲート周期で49パル
スのパルス数となる。また、2.5Km／ｈを若干上
まわる2.55Km／ｈでは、20ゲート周期で51パルス
のパルス数となり、2.5Km／ｈの20ゲート周期50
パルスに対し、0.05Km／ｈの変化では、20ゲート
周期で１パルスの増減となることがわかる。以上のパルス数変化は、１ゲート周期でのパル
ス数に周期的な増減を生じさせ、2.5Km／ｈにお
いては「２」と「３」が交互にゲート周期毎に発
生することにより、２ゲート周期で「５」とな
り、実質的に１ゲート周期で「2.5」となるもの
である。また、2.55Km／ｈにおいては、20ゲート周期で
１パルスの増加であるため、「２」と「３」とが
交互に発生する中で、20ゲート周期のうちの１ゲ
ート周期において「２」が「３」となり、パルス
数の列として「２、３、２、３、２、３、３、
３、２、３、２」といつた「３」が連続する箇所
が周期的（20ゲート周期）に発生するものであ
る。後述の第１表から第２表の加算値あるいはレジ
スタ１１，１２の内容は、このような１Km／ｈ以
下の周波数変化に伴うゲート周期でのパルス数の
周期的な増減を示しており、以下このパルス数変
化に基づいて説明する。

〔問題点を解決するための手段〕

本発明は、上記問題点を解決するために、ゲー
ト周期毎に、入力されるパルス信号を計数する計
数部と、この計数部の計数値を、最新計数値を含
んで少なくとも２ゲート周期分だけ順次記憶する
シフトレジスタと、このシフトレジスタにおける
最新計数値と以前のゲート周期における計数値と
を比較し、これら計数値が等しいとき、信号を出
力する一致判別器と、表示器にて表示される表示
値を保持するラツチ回路の内容と上記シフトレジ
スタの計数値とを上記一致判別器からの信号出力
時に比較し、ラツチ回路の表示値に対し、シフト
レジスタの計数値が大きいときと小さいときに
各々判別信号を出力する大小判別器と、この大小
判別器の出力信号の発生回数をカウントし、所定
値に達したとき、上記ラツチ回路の表示値を最新
計数値に更新する計数比較器とから構成したこと
を特徴とするものである。〔作用〕本発明によれば、現表示値と最新計数値の差が
最小表示単位に相当する値を越えるときは、最新
計数値を表示値とし、その差が最小表示単位に相
当する値以内のときは、最新計数値とそれ以前の
ゲートタイムに計数した計数値とを比較し、各計
数値が等しく、かつこの計数状態が所定回数発生
したとき、計数値を表示値として更新表示するこ
とを特徴とし、その目的はちらつきを防止すると
ともに、表示値のヒステリシス誤差を防止するよ
うにしたパルス計数方式を提供するものである。〔実施例〕第３図は、本発明の１実施例のパルス計数回路
のブロツク図を示したもので、１は入力端子、２
はカウンタ、３はシフシレジスタ、４は加算器で
これらは所定周期毎の入力パルス数を求める計数
部を構成する。５はラツチ回路、６はデコーダド
ライバ、７は表示回路、８は比較器、１１，１
２，１３はシフトレジスタ、１４は一致判別器、
１５は大小判別器、１６はアツプダウンカウン
タ、１７は比較器であり、このカウンタ１６と比
較器１７とで計数比較器を構成する。次に、本実施例のパルス計数方式の動作を説明
する。まず、本実施例はゲートタイムを２分割し
ているので、ゲートタイムＴの１／２期間に入力
端子１から入力されたパルスはカウンタ２で計数
され、レジスタ３に順次シフトされるとともに、
加算器４でゲートタイムＴのパルス数（最新計数
値）が求められ、ラツチ回路５に転送され、表示
回路７の計数値が表示される。また、計数動作の
過程でラツチ回路５内の現表示値と加算器４内の
最新計数値が比較器８で比較され、その差が最小
表示単位（ここでは１Km／ｈ）を越えるとき、比
較器８からラツチ回路５へロードパルスが出力さ
れ、表示値はただちに最新計数値に更新される。ここで、加算器４内の最新計数値とラツチ回路
５内の現表示値の差が最小表示単位以内のとき
は、加算器４の加算値をレジスタ１１に転送する
とともに、各シフトレジスタ１１，１２，１３の
記憶内容を順次シフトする。そしてレジスタ１１
の最新計数値とこれよりゲートタイムＴだけ前に
計数したレジスタ１３の計数値とを一致判別器１
４で比較し（２分割しているために、独立したゲ
ート期間を得るためにはレジスタを３個必要とす
る）、レジスタ１１とレジスタ１３の計数値が等
しい場合は、大小判別器１５においてレジスタ１
３の最新計数値（レジスタ１１の内容と同じ）と
ラツチ回路５の現表示値との大小関係を判定し、
最新計数値が表示値より大きいときは、アツプダ
ウンカウンタ１６で１を加え、小さいときは１を
引いて、アツプダウンカウンタ１６の値が比較器
１７に予め設定してある正のある値または負のあ
る値に達したとき、比較器１７からロードパルス
が出力され、表示値を加算器４内の計数値に更新
する。次に具体例を説明する。第２表のＡは２Km／ｈ
から３Km／ｈに上昇するとき、2.5Km／ｈの入力
パルスと、その入力に対するゲート周期相当の加

【表】算値が順次シフトされたときのレジスタ１１と１
３の内容を示したものであり、２Km／ｈのときは
カウンタ２の計数値として、１／２ゲート周期
「１」が３回、「２」が１回の割合で発生するた
め、レジスタ１１，１３の内容はゲート周期とし
ての加算値がシフトされてきたときには「２」と
「３」が交互に入力され、レジスタ１１，１３の
内容が一致することがなく、従つてアツプダウン
カウンタ１６は変化がない。次に、第２表のＢに
示したように、2.5Km／ｈより若干小さい場合は、
カウンタ２の計数値として「１」が３回または４
回で「２」が１回の割合で発生するため、パルス
数の「１」が４回続いたとき、レジスタ１１，１
３の内容は「２」で一致する場合があるが、表示
は「２」で変更はない。また、第２表のＣは、
2.5Km／ｈより若干大きくなつた場合を示したも
ので、カウンタ２の計数値としては主に「１」が
３回、「２」が１回の割合で発生するため、レジ
スタ１１，１３の内容は「２」と「３」が交互に
入力されるが、2.5Km／ｈを若干越える入力パル
ス周期とゲート周期の移相差で、ある周期毎にパ
ルス数、即ちカウンタ２の計数値で「２」の後に
「112」が入力される場合があり、このときレジス
タ１１，１３の内容が「３」で一致し、この結
果、一致判別器１４から大小比較器１５に信号が
出され、この数値「３」とラツチ回路５の表示値
「２」との比較により、アツプダウンカウンタ１
６に１が加えられる。このレジスタ１１，１３に
おける「３」の一致は第２表Ｃのパルスの流れで
発生するため、アツプダウンカウンタ１６でその
都度１が加えられ、このアツプダウンカウンタ１
６の内容が比較器１７で予め設定してある正の値
に達すると、表示器７の表示値が「２」から
「３」に更新される。

〔発明の効果〕

以上の動作から明らかなように、表示値に対す
る最新計数値の変化が最小表示単位を越えるとき
はただちに更新し、それ以内のときは表示値を保
持するため、入力周波数の不安定な微小変動やゲ
ート信号とのずれによる表示単位の正負のちらつ
き現象を防止し、安定した表示をすることができ
る。更に、前述の比較更新処理を行なうことによつ
て、常に入力周波数の小数点以下を４捨５入した
値を表示することができ、ヒステリシスによる上
昇時、下降時の表示誤差を防止して周波数安定時
の正確な計測表示が可能となる。

【図面の簡単な説明】

第１図は従来のパルス計数方式のブロツク図、
第２図は表示値の上昇時と下降時のヒステリシス
による誤差を説明する説明図、第３図は本発明の
１実施例のブロツク図である。１…入力端子、２…カウンタ、３…レジスタ、
４…加算器、５…ラツチ回路、６…デコーダドラ
イバ、７…表示器、１１，１２，１３…シフトレ
ジスタ、１４…一致判別器、１５…大小判別器、
１６…アツプダウンカウンタ、１７…比較器。

Claims

【特許請求の範囲】

１ゲート周期毎に、入力されるパルス信号を計
数する計数部と、この計数部の計数値を、最新計
数値を含んで少なくとも２ゲート周期分だけ順次
記憶するシフトレジスタと、このシフトレジスタ
における最新計数値と直前のゲート周期における
計数値とを比較し、これら計数値が等しいとき、
信号を出力する一致判別器と、表示器にて表示さ
れる表示値を保持するラツチ回路の内容と上記シ
フトレジスタの計数値とを上記一致判別器からの
信号出力時に比較し、ラツチ回路の表示値に対
し、シフトレジスタの計数値が大きいときと小さ
いときに各々判別信号を出力する大小判別器と、
この大小判別器の出力信号の発生回数をカウント
し、所定値に達したとき、上記ラツチ回路の表示
値を最新計数値に更新する計数比較器とから構成
したことを特徴とするパルス計数方式。